module SRAM_0(// Host Data
      oDATA,iDATA,iADDR,
      iWE_N,iOE_N,
      iCE_N,iRST_N,
      iUB_N,iLB_N,
      // SRAM
      SRAM_DQ,
      SRAM_ADDR,
      SRAM_UB_N,
      SRAM_LB_N,
      SRAM_WE_N,
      SRAM_CE_N,
      SRAM_OE_N
      );

在这里面，以SRAM打头的是与外部SRAM连接的控制信号

有以下的控制代码：

assign SRAM_DQ  = SRAM_WE_N ? 16'hzzzz : iDATA;
assign oDATA  = SRAM_DQ;
assign SRAM_ADDR = iADDR;
assign SRAM_WE_N = iWE_N;
assign SRAM_OE_N = iOE_N;
assign SRAM_CE_N = iCE_N;
assign SRAM_RST_N = iRST_N;
assign SRAM_UB_N = SRAM_UB_N;
assign SRAM_LB_N = SRAM_LB_N;

Host Data 是输入信号，在顶层模块中，用原理图的方式将各模块连接的时候，输入信号应该是FPGA内部的逻辑吧？ 那么在分配引脚的时候 这些输入信号怎么办呢？ 不用分配引脚吗？

谢谢指教！！