4.2 上电复位与延时
控保上电复位十分重要,这里采用的是硬件外部复位与cpld的逻辑处理复位。其复位电路如图3所示,reset来自于外部rc复位信号,当时钟稳定后,cpld内部产生一个复位信号使得各电路中的d触发器复位,将计数器同步清零。由于电路在上电初始阶段各i/o口电平均处于暂态,没有进入稳定工作状态,这个过程实际上也是等待外围i/o电平建立稳定。欢迎光临 电子技术论坛_中国专业的电子工程师学习交流社区-中电网技术论坛 (http://bbs.eccn.com/) | Powered by Discuz! 7.0.0 |