标题: [求助]问一个verilog 延时的问题,有知道的请给我指点一下,很感激! [打印本页]
作者: lylyly 时间: 2006-8-25 09:35 标题: [求助]问一个verilog 延时的问题,有知道的请给我指点一下,很感激!
input pulse;//输入引脚是个方波
我想将该输入方波延迟很短的时间得到信号叫pulse_delay,然后将pulse和pulsedelay异或，这样的目的是可以将pulse的上升沿和下降沿变成两个上升沿了。
我现在的问题是怎么能得到延迟脉冲啊；
module delay(pulse)
input pulse;
reg pulse_delay;
always //希望将pulse延迟得到pulse_delay,这段程序应该怎么改 啊
begin
#100 pulse_delay=pulse;
end
always //将pulse和pulse-delay异或
begin
……………………
end
作者: anotherchen 时间: 2006-8-25 11:15
#100也是不能综合的
利用时钟信号，然后+1计数可以实现延时
作者: lylyly 时间: 2006-8-25 11:48
谢谢,我试试
作者: lylyly 时间: 2006-8-25 17:32
好象还是不能实现我的要求啊
作者: alon2005 时间: 2006-8-25 17:36
中间加个计数器 应该可以了
作者: anotherchen 时间: 2006-8-28 15:37
为什么不能实现呢？
作者: davidloved 时间: 2006-8-30 17:26
试一下
pulse_delay=＃100 pulse；
作者: bemoon 时间: 2006-8-30 22:21
楼上的同学，所有的＃XXX 延时都是无法综合成电路的，只能用在测试中。
作者: stone133 时间: 2006-9-1 21:07
1。楼上说的没错，用#xxx得不到你想要的结果；
2。不过你的思路是可以实现的，你所作的是一个微分电路，用的比较广泛；
3。你现在唯一要做的就是提供一个频率更高的信号，用它来处理pulse（只要打一级寄存就可以）
作者: kidhz3592 时间: 2008-8-27 13:33
zzzzzzzzzzzzzzzzzzzzz
作者: straw 时间: 2008-9-13 22:21
用个延时器件就可以了,不要综合掉
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