电子技术论坛_中国专业的电子工程师学习交流社区-中电网技术论坛

标题: [求助]verilog中，变量前面加一个&符号是什么意思 [打印本页]

作者: xie1 时间: 2006-9-25 13:02 标题: [求助]verilog中，变量前面加一个&符号是什么意思

verilog中，变量前面加一个&符号是什么意思？文本编缉时可以加一个page breaks，但好像加了之后，以下的内容就不被编译了，不知道是怎么回事，这个到底是干什么用的啊
谢谢各位了!!!

作者: anotherchen 时间: 2006-9-25 16:38

能否把例子发出来看看

作者: bemoon 时间: 2006-9-25 18:53

缩减运算符？

作者: davidloved 时间: 2006-9-26 11:37

他是一元约简运算，如C＝&B,则C＝(B[0]&B[1])&b[2]---一直到最后一位！

作者: xie1 时间: 2006-9-27 13:55

哦有点明白了！◎谢谢各位了！

作者: xie1 时间: 2006-9-27 13:57

再问个问题
我在设计中采用V2pro,其datasheet上指明共有88个硬件乘法器
CORE GEN 生成了79个乘法器,综合report报告资源占用也是79个,但在布局布线后的资源占用报告说只用了52个,这是怎么回事呢?
谢谢指教先.....

作者: stone133 时间: 2006-9-27 19:51

你的乘法器是不是有复用的？

欢迎光临电子技术论坛_中国专业的电子工程师学习交流社区-中电网技术论坛 (http://bbs.eccn.com/)