我用Altera的QUARTUS生成了一个fifo，但是数据是在CLOCK的上升沿输出。如果我现在要将这个fifo挂在总线上，则必须保证输出三态，这点用一个buffer缓存一下就够了.但是似乎要两个时钟周期数据才能从fifo中读出，具体点就是第一个时钟上升延数据从fifo输出到总线，第二个时钟上升延数据才能真正被读取.

1.以前听老师说输入锁存，我怎么感觉这个锁存使用D触发器锁存信号，而不使用锁存器?数据应该是在chipselect和read_n信号有效时就开始输出，但是这里的fifo时在这两个信号有效，并且时钟上升延数据才会输出，这样fifo与其他器件的接口应该怎么设计？大家能够给一下知道吗？

2.两个时钟读取一个数据肯定不行，用锁存器能够解决这个问题吗？

3.数据应该是在chipselect和read_n信号有效时就开始输出，但是这里的fifo时只有在这两个信号有效，并且时钟上升延数据才会输出，这样fifo与其他器件的接口应该怎么设计？大家能够给一下知道吗？

谢谢大家了！