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标题: 模块实例化问题求助 [打印本页]

作者: z_carrick 时间: 2006-9-27 16:01 标题: 模块实例化问题求助

写了一个程序，Verilog的,在模块的实例化中出现问题，程序代码如下：
module song (clk_5M,clk_8,enter,din,res,out);
input clk_5M,clk_8;
input[39:0]din,res,enter;
output[16:0]out;
reg[16:0]out;

decode a1 (clk_5M,din,res,out);
ram a2 (clk_8,enter,din,res,out);
control a3(clk_8,clk_5M,din,res,out); --------9
endmodule

Q6报告错误是Error (10663): Verilog HDL Port Connection error at song.v(9): output or inout port "out" must be connected to a structural net expression
因为在Song只是个顶层文件，各个模块的端口定义的顺序是没有问题的，不知道最后的这个输出端口要连接在什么上，在control里的输出也就是TOP模块的输出，为什么还要连接一个结构描述呢，请各位高手指教

作者: stone133 时间: 2006-9-27 20:13

查查control模块里面out是怎么定义的

作者: mokama 时间: 2008-10-29 00:54

因为out在模块song 里没有被修改，只是在模块control 里修改，所以不需要声明为reg类型。哈哈我也是刚刚解决这个问题的

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