条件信号赋值语句
语法结构： 目标信号<=表达式1 when 条件1 else
表达式2 when 条件2 else
表达式3 when 条件3 else
...
表达式n-1 when 条件n-1 else
表达式n；
VHDL语言程序执行到该语句时，首先要进行条件判断，之后才进行信号赋值。如果满足条件，就将该条件前面那个表达式的值赋给目标信号；如果不满足条件按，就继续 判断，直到最后一个表达式，如果前面的条件均不满足就无条件的赋值给最后一个表达式，因为最后一个表达式赋值无需条件。
选择信号赋值语句
语法结构： with 表达式 select
目标信号<=表达式1 when 选择条件1，
表达式2 when 选择条件2，
...
表达式n when 选择条件n；
该语句在赋值之前需要对条件进行判断，附和条件则赋值，否则继续判断，直到最后一个语句。选择赋值语句需要把表达式的值在条件中都列举出来。
元件例化语句
在VHDL中，引用元件或者模块的说明采用component语句，他的作用是在结构体说明部分说明引用的元件或者模块，是元件说明语句。
语法格式： component 引用的元件名
generic 参数说明；
port 端口说明；
end componet； 引用的元件名：
是将一个设计现成的实体定义为一个元件，是已经设计好的实体名，用来制定要在结构体中使用的元件名称
如果结构体中要进行参数的传递，那么component语句中需要类属参数说明--可选项；
引用元件端口的说明，是已经设计好的实体端口名表；
元件说明语句在architecture和begin之间。
1、赋值语句。
同样a <= b的赋值语句，会形成什么电路，起关键作用的是敏感信号。
a) 如果a <= b是在进程之外，那么隐含的敏感信号就是b，那么，这个赋值语句就形成一条连线。
b) 如果是在一个同步进程中，如if (rising_edge(CLK)) then a <= b，这时候，就会形成一个触发器，因为敏感信号是时钟边沿。
c) 如果敏感信号是一个电平信号，那么会形成一个锁存器。如一个不完整的if条件：if (cond = '1') then a <= b;
2、并行语句和顺序语句。
从形成的电路的角度，并行语句最终会有两种形式：
a) 并联或不相联的逻辑门或组合电路。因为是并联或不相联的，当然是同时执行，这个好理解。
b) 由同一个时钟边沿驱动的D触发器，不论D触发器之间是并联、串联或者不相连的。为什么呢？因为触发器是在同一个时钟边沿同时翻转的，也就是同时执行，所以本质上就是并行。
顺序语句只有一种情况，就是形成串联的逻辑门或组合电路。
3、信号与变量有什么不同？为什么信号赋值要等到进程挂起生效，变量赋值却立刻生效？
其实，了解了上一点并行语句和顺序语句所生成的电路，这个问题就好理解了。因为在同步进程里的并行语句，大多是形成b的情况，就是多个由同一时钟驱动的触 发 器。由于从触发器的输入到翻转、输出需要一定的延时，这个延时基本就是进程执行完毕的时间，所以，触发器翻转后的输出在同一个时钟边沿中是看不到的，因为 它还没翻转过来呢。这就是信号赋值要等到进程挂起才生效的原因。
那为什么变量赋值却能立刻生效呢？这是因为，变量其实是为了帮助在同步进程中生成一些逻辑门或组合电路用的。看一看代码：var1 := not i1; var2 := var1 and i2 ; sig <= var2; 生成的RTL，就会看到，两个变量赋值语句其实生成了一个非门、一个与门。而且，输入信号i1和i2到var2这段是个组合电路，是不受时钟边沿控制的， 而到信号赋值语句sig <= var2，才形成一个D触发器。所以，这两个变量赋值语句生成了一个串联的非门和与门，那当然var2取到的是var1赋值后的值了。
最后顺便提一下为什么变量必须只能在进程内可见，我猜可能是为了防止在同步进程中输出异步信号，造成混乱吧。因为如果变量是外部可见的，如上面的 var2，那么var2的值就可以异步输出到进程外了。所以限制变量只能进程内可见后，要输出变量的值就只能赋值给一个信号，在同步进程中，就是加了一个 触发器了。
