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标题: 请帮忙解释verilog 语言 [打印本页]

作者: andywen0 时间: 2006-10-24 13:16 标题: 请帮忙解释verilog 语言

assign txdone = !(tag2 || tag1 || tsr[7] || tsr[6] || tsr[5] || tsr[4] || tsr[3] || tsr[2] || tsr[1] || tsr[0]); assign paritycycle = tsr[1] && !(tag2 || tag1 || tsr[7] || tsr[6] || tsr[5] || tsr[4] || tsr[3] || tsr[2]); 此程序用作UART中的发送器，请帮忙解释其用途。谢谢！

作者: stone133 时间: 2006-10-24 13:17

tag1,tag2不知道是做什么的。
第一句的意思应该是：产生一个字节发送完成的标志（txdone）；
第二句的意思应该是：根据校验规则产生一个校验位（paritycycle）；

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