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标题: 中断处理模式：外部中断处理和内部中断处理的差异性 [打印本页]

作者: forsuccess 时间: 2013-8-14 22:22 标题: 中断处理模式：外部中断处理和内部中断处理的差异性

在现今SOC设计中，当周边装置(Peripheral IP)想要和中央处理器(CPU)沟通时，最常使用的机制是透过中断(Interrupt)。周边装置可触发中断给中央处理器，当中央处理器接收到中断后，则可判断是由那个周边装置触发些中断，接着处理相对应的中断处理程序(ISR，Interrupt Service Routine)，藉此达到彼此沟通的目的。
而AndesCore™在中断处理方面，共支持两种模式：内部中断处理器(IVIC Mode，Internal Vector Interrupt Controller)和外部中断处理器(EVIC Mode，External Vector Interrupt Controller)。其中最大的差异性，即是中断控制器所存在的位置。在内部中断处理模式下，AndesCore™本身即设置了一个中断控制器存在于CPU内部，经由此中断控制器来处理相关中断的工作。而在外部中断处理模式下，用户必须在CPU外部实做一个中断控制器来处理相关中断工作。
除了上述的差异性之外，在硬件方面的整合和软件方面的应用，也存在些许差异性。本文之目的除了介绍这些差异性外，也提供一个简单的设计平台供使用者参考。期望能对使用者有所帮助，也希望读者不吝指教提供您宝贵的意见。
1. 中断处理模式介绍
AndesCore™共支持两种中断处理模式：内部中断处理器(IVIC Mode，Internal Vector Interrupt Controller)和外部中断处理器(EVIC Mode，External Vector Interrupt Controller)。以下的介绍将架构于AndesCore™ N968A-S这颗中央处理器。带领使用者循序渐进地，了解这两种中断处理模式的差异。
1.1 Definition
AndesCore™ N968A-S支持两种中断处理模式，首先，我们先介绍关于这两种模式的定义。
1.1.1 IVIC Mode
AndesCore™ N968A-S内部设计了一个中断控制器，所支持的中断来源数目可透过配置来决定。目前最大可支持16个中断来源，但可扩充至32个。请参考图表 1。若使用这存在于CPU内部的中断控制器来处理相关中断工作时，则为IVIC模式。假若SOC的中断来源大于32个时，使用者还是可以使用IVIC模式，但是需要将多个中断来源合为一个中断讯号线(ex: OR function)，且中断处理程序(ISR)在该中断讯号线触发时，需要去判断是由那个中断来源所触发。在N968A-S的IVIC mode之下，每个中断来源可以选定值为0~3的优先权 (priority).　优先权高的中断来源可以打断优先权低的中断来源。
1.1.2 EVIC Mode
假若IVIC模式不符合用户所设计的系统，用户就需要选用EVIC模式。在此模式下，用户需要额外设计一个中断控制器，用来处理周边装置和中央处理器之间相关中断的工作，作为两者间沟通的桥梁。

图表 1. AndesCore™ N968A-S 所支持中断来源数目
1.1.1 Interruption Vector Entry Points
为了加速中断处理的时间，AndesCore™ N968A-S内部实做了一个Interruption Vector Table。将不同的中断事件分别对应到不同的Vector Entry，当中断发生时，CPU即可判断中断是由那个周边装置所触发，并跳到该中断所对应的Vector Entry，进而执行相关的中断处理程序(ISR)。
在前面章节有介绍AndesCore™ N968A-S支持两种不同的中断处理模式。因此，在不同的中断处理模式下，也对应了不同的Interruption Vector Table。
1.1.1.1 Interruption Vector Table of IVIC Mode
在IVIC模式下，所支持的中断来源可由用户来配置，支持的数目由2个到32个。Interruption Vector Table相关信息如下：
l 41 entry points (9 exceptions + 32 interrupts)
l Address = IVB.IVBASE + (entry number) * IVB.ESZ
(VEP: Vector Entry Point)

图表2. Interruption Vector Table of IVIC Mode
1.1.1.1 Interruption Vector Table of EVIC Mode
在EVIC模式下，所支持的中断来源数目可达到64个中断。Interruption Vector Table相关信息如下：
l 73 entry points (9 exceptions + 64 interrupts)
l Address = IVB.IVBASE + (entry number) * IVB.ESZ

图表3. Interruption Vector Table of EVIC Mode

1.2 Signal Descriptions
AndesCore™ N968A-S 提供相关中断讯号线，使得CPU可与周边装置或是外部中断控制器沟通。在EVIC模式下，除了中断来源讯号线之外，还包含了和外部中断控制器相互沟通的讯号线，详细讯号线叙述如下：

其中，evic_ireqval和evic_ireqack这两个讯号线用来和外部中断控制器沟通。在IVIC模式下，周边装置的中断讯号可和int_req[N:0]直接整合。当周边装置触发中断时，相对应的int_req讯号会拉起，告知CPU该周边装置触发了中断，CPU即会跳到所对应的Vector Entry来执行相关的中断处理程序。
而在EVIC模式下，外部中断控制器会负责处理周边装置的中断讯号。当周边装置触发中断时，外部中断处理器会负责和周边装置沟通，并将相对应的中断讯号(int_req)和中断需求讯号(evic_ireqval)发给CPU，当CPU接收到中断时，会将中断接收讯号(evic_ireqack)拉起，告知外部中断处理器收到中断，并去处理相关中断处理程序。
相关处理程序可参考图表 5。在ARC a时，当ireqack讯号为low时，CPU可等待周边装置触发中断。当周边装置触发中断，外部中断控制器将相对应中断讯号int_req和ireqval拉起，告知CPU有中断发生。在ARC b时，当CPU收到中断，则将ireqack讯号拉起，告知外部中断控制器已收到中断。在ARC c时，外部中断控制器将ireqval讯号拉下，并等待CPU将ireqack讯号拉下(在ARC d时)，表示CPU可接收新的中断触发。

1.3 System Register Setting
关于上述两种中断模式的选择，用户可透过设定AndesCore™ N968A-S内部的一个system register来达到目的。
该system register为Interruption Vector Base Register(ir3)。其中的第13个bit决定不同的中断模式。其格式如下：

2. Reference Design Architecture
在介绍完中断处理模式相关定义之后，本章节提供在实际整合与应用上的范例，让用户可更了解在不同中断处理模式下的差异。
2.1 主要架构
本次所实作的Reference Design主要是架构在Andes mini-platform上，搭配AndesCore™ N968A-S为主要CPU来控制相关周边装置。其主要架构如下图：

将AndesCore™ N968A-S整合在AHB-Lite Bus上，藉由APB Bridge和APB Bus沟通，而相关的周边装置则整合在APB Bus上。在本次范例中，主要会用到GPIO和INTC(中断控制器)这两个周边装置，在不同的中断模式下，利用GPIO来触发中断，再透过INTC与CPU沟通，观察不同中断模式下中断的处理方式。
2.1.1 Design Scenario in IVIC
在IVIC模式下，由GPIO触发中断(gpio_int signal)，直接将中断传递给CPU(int_req signal)。当CPU接收到中断时，即可去处理相关的中断处理程序。相关装置之间的整合如下图所示：

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