标题:
fpga学习日记5,第一个Verilog实例
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作者:
wxg1988
时间:
2013-8-26 14:05
标题:
fpga学习日记5,第一个Verilog实例
建立第一个基于verilog的工程
用按键控制蜂鸣器
(ps 从网上下载的 深入浅出玩转FPGA视频教程确实不错)
1,新建工程
2,新建verilog文件KeyToBeep.v并添加到工程
module KeyToBeep(
key,
beep
);
input key;
output beep;
wire key;
wire beep;
assign beep = ~ key;
endmodule
3,语法检查,编译 ,改错
4,用tools---RTL查看器 查看设计的电路
5,仿真
6,配置引脚,下载测试
下载后
按键默认高电平 蜂鸣器高电平驱动
按键拉低时蜂鸣器工作 所以将按键输入取反
按下按键则蜂鸣器响
松开后蜂鸣器不响
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