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标题: 锁相环揭秘 [打印本页]

作者: 520503 时间: 2013-9-5 20:41 标题: 锁相环揭秘

关键字：锁相环PLL 时钟
锁相环（PLL）是现代电子系统中不可或缺的组件，其功能是产生与输入信号频率相等或数倍于输入信号频率的精确频率输出信号。它主要用于调制器/解调器以及时钟生成/时钟倍频。但是，在混合信号芯片上设计数字通信系统时，数字设计人员因PLL与生俱来的模拟特性，都倾向于避免使用PLL，而模拟设计人员又嫌IDE涉及编码，对其敬而远之。本文将介绍一种设计简单PLL的不同方法。
PLL的基础知识

我们先从PLL的原理方框图着手：

图1：PLL的原理方框图

为正常工作，用偏置发生器为该电压添加与频率无关的恒定偏置，然后将该电压输入到VCO。顾名思义，VCO所产生输出电压的频率与输入电压成比例。

从较高的层面来看PLL，如果PLL的输入频率与VCO频率不同，相位检测器就会产生电压。经过滤和偏置后，该电压会调整VCO的频率，使之与输入相匹配。

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