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标题: FPGA配置模式 [打印本页]

作者: 520503 时间: 2013-10-21 21:49 标题: FPGA配置模式

关键字：FPGA 配置 Cyclone 数据压缩
　　FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式;主从模式可以支持一片PROM编程多片FPGA;串行模式可以采用串行PROM编程FPGA;外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。

　　如何实现快速的时序收敛、降低功耗和成本、优化时钟管理并降低FPGA与PCB并行设计的复杂性等问题，一直是采用FPGA的系统设计工程师需要考虑的关键问题。如今，随着FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向发展，系统设计工程师在从这些优异性能获益的同时，不得不面对由于FPGA前所未有的性能和能力水平而带来的新的设计挑战。

　　在很多项目设计中采用Altera 公司基于SRAM架构Cyclone系列器件。Cyclone器件与其他FPGA器件一样是基于门阵列方式为用户提供可编程资源的，其内部逻辑结构的形成是由配置数据决定的。这些配置数据可通过多种模式加载到FPGA内部的SRAM中，由于SRAM的易失性，每次上电时，都必须对FPGA进行重新配置。

　　1 Cyclone FPGA 配置模式

　　Cyclone系列FPGA器件配置方案主要有三种，包括使用低成本配置芯片的主动串行(AS)配置、被动串行(PS)配置以及基于JTAG配置，实际应用时可以使用其中的一种方案配置Cyclone系列FPGA器件，来实现用户编程所要实现的功能。

　　Cyclone系列FPGA器件是用SRAM单元配置数据的。由于SRAM掉电后容易丢失数据，配置数据必须即时地下载到上电的Cyclone器件中。不同的配置模式可采用不同的专用配置芯片或数据源

　　这三种配置模式是由Cyclone器件的模式选择引脚 MSEL1和 MSEL0的高低电平来决定的，如果你的实际应用只要求单一的配置模式，可以把模式选择引脚连接到VCC端或接地端在切换引脚的过程中，器件的运行状态不会被影响。不管怎样，在重新配置之前，必须保障模式选择引脚的电平是有效的。

　　2 配置芯片的主动串行(AS)配置

　　在AS配置模式中，利用了新型低成本器件(如EPCS1、EPCS4)，这种专用配置芯片是带有永久性存储器和四个引脚简单接口的串行配置器件，由于它的成本较低，可以解决配置器件成本高的问题。串行配置芯片提供一个串行接口去存取数据。在配置期间，Cyclone FPGA通过串行接口读取数据，如果有需要的话，对数据进行解压以及配置FPGA的SRAM单元。此模式是由FPGA去控制配置接口的，这种方案称为主动串行配置，简称AS配置。采用AS模式配置一个Cyclone FPGA器件的原理图

　　专用串行配置芯片可选用EPCS1或EPCS4，其中EPCS1的存储空间是1Mbits, EPCS4存储空间是4Mbits ，设计者可根据配置文件的大小进行选择。主动串行配置芯片的主要配置引脚DCLK，串行时钟输入端，来自Cyclone FPGA器件，提供串行接口时钟;DATA，串行数据输出端，在DCLK下降沿读出数据;ASDI，控制信号输入端，在DCLK上升沿锁存数据;nCS，使能输入端，低电平有效。

　　在系统上电期间，两芯片进入到上电复位阶段。当一旦进入上电复位，nSTATUS端为低电平，正在复位;同时CONF_DONE端为低电平，芯片还没有被配置。复位后，延迟100ms，FPGA释放nSTATUS端，由于上拉电阻的作用，该端变为高电平，此时进入到配置状态。一旦退出复位，所有用户I/O端进入三态状态。时钟信号DCLK是由FPGA内部产生的，用来控制整个配置循环以及为配置芯片串口电路提供时钟，时钟信号的频率范围在14MHZ至20MHZ之间。当DCLK下降沿到来时，使FPGA输出控制信号以及使配置芯片输出配置数据;当DCLK上升沿到来时，使FPGA锁存配置数据以及使配置芯片锁存控制信号。在所有配置数据被接收后，FPGA释放CONF_DONE端，通过10K的上拉电阻置为高电平，开始进入初始化阶段。Cyclone FPGA器件需要136个时钟周期严格地进行初始化。然后开始进入用户状态，这时INIT_DONE引脚跳变到高电平。

　　3 基于单片机的被动串行(PS)配置

　　采用微处理器的Cyclone FPGA被动串行配置方案的简化电路图。单片机配置过程很简单，单片机只需用5个I/O口与FPGA相连这5根信号线分别是：DATA0、DCLK、nCONFIG、nSTATUS和CONF_DONE。

　　具体配置过程如下：①nCONFIG=0 、DCLK=0，保持2us以上;②检测nSTATUS，若为0表明FPGA已响应配置要求，可开始进行配置，否则报错。正常情况下，nCONFIG=0后1us内nSTATUS将为0;③nCONFIG=0，并等待5us;④DATA0上放置数据，DCLK=1，延时;⑤DCLK=0，检测nSTATUS，若为0，则报错并重新开始;⑥准备下一位数据，并重复执行(4)、(5)，直到所有数据送出为止;⑦此时CONF_DONE应变为1，表明FPGA的配置已完成。若所有数据送出后，CONF_DONE不为1，必须重新配置;⑧配置完成后，则送出若干个周期的DCLK，以使FPGA完成初始化。

　　值得注意的是，用MAX+PlusⅡ或QuartusⅡ生成的SOF或POF文件不能直接用于单片机配置FPGA，需要进行数据转换才能得到可用的配置数据。在MAX+PlusⅡ或QuartusⅡ中，都有数据转换选项，将.SOF文件转换为.rbf文件，然后再将.rbf文件直接写入单片机系统的某一ROM或Flash区域，这段数据的起始地址和长度都是已知的，按以上过程编写相应软件即可。

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