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标题: [求助]Quartus_II_6.0中verilog hdl仿真问题求助！ [打印本页]

作者: gainward 时间: 2006-11-20 11:20 标题: [求助]Quartus_II_6.0中verilog hdl仿真问题求助！

在Quartus II 6.0 中遇到了几个问题，大家看看

1.进行verilog hdl仿真时，为什么我编译完之后，总是看不到波形？

2.使用初始化语句，仿真结果要么全是高电平，要么全是低电平。是怎么回事呢？

有知道的高手给指点一下！谢谢了！

作者: kzw 时间: 2006-11-23 11:12

你用的intial吗？如果是的话，这些语句在q2中是不被综合的。

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