标题: [推荐]IP核的使用，建议大家都学习一下！ [打印本页]
作者: bjxiong 时间: 2006-11-20 11:30 标题: [推荐]IP核的使用，建议大家都学习一下！
IP核的使用
设计者可以使用ALTERA 的MAX+PLUS软件的Mega Wizard Plug-In Manage来产生Megafunction.
以缩短设计周期.
下述产生Megafunction的具体过程.
作者: bjxiong 时间: 2006-11-20 11:32
单击"file"菜单下"MegaWizard Plug-In Manage"项
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作者: bjxiong 时间: 2006-11-20 11:33
第一次创建时选Creat a new...]
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作者: bjxiong 时间: 2006-11-20 11:33
选择创建类型(LPM_FIFO)产生的文件类型(VHDL)和文件名称(xj_fifo)]
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作者: bjxiong 时间: 2006-11-20 11:34
单击“next”
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作者: bjxiong 时间: 2006-11-20 11:35
选择的宽度（8）深度（256），选择fifo的读写时钟关系（异步)单击“next”如图5所示
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作者: bjxiong 时间: 2006-11-20 11:36
选择输出控制信号（empty）和（full）和异步清零信号，单击“next”
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作者: bjxiong 时间: 2006-11-20 11:37
单击“next
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作者: bjxiong 时间: 2006-11-20 11:38
单击“next”
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作者: bjxiong 时间: 2006-11-20 11:38
设计者此时可以在MAX+PLUS中查看产生的文件，具体内容如下
xj_fifo.inc
FUNCTION xj_fifo
(
data[7..0],
wrreq,
rdreq,
rdclock,
wrclock,
aclr
)
RETURNS (
q[7..0],
rdempty,
wrfull
);xj_fifo.inc文件描述了输入和输出管脚。
作者: bjxiong 时间: 2006-11-20 11:38
xj_fifo.cmp
component xj_fifo
PORT
(
data : IN STD_LOGIC_VECTOR (7 DOWNTO 0);
wrreq : IN STD_LOGIC ;
rdreq : IN STD_LOGIC ;
rdclock : IN STD_LOGIC ;
wrclock : IN STD_LOGIC ;
aclr : IN STD_LOGIC := '0';
q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0);
rdempty : OUT STD_LOGIC ;
wrfull : OUT STD_LOGIC
);
end component;
其中声明了元件xj_fifo。可以在设计作为元件xj_fifo被其他设计所调用，用来产生相应的逻辑动能。
作者: bjxiong 时间: 2006-11-20 11:40
上传完毕，大家觉得好的支持一下！
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作者: bjxiong 时间: 2006-11-20 11:40
在一个新的设计层次当中使用模块xj_fifo.
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作者: whitesky_mm 时间: 2006-11-21 09:58
那么，在QuartersII中应如何实现呢？
[em09]
作者: kzw 时间: 2006-11-23 11:10
赞搂主。
作者: libra811 时间: 2006-12-11 22:51
如果在其他模块中调用这个IP core
是不是应该把这四个文件都加进去
调用时只需调用xj_fifo.cmp中的那个port就可以了？
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