Error: Can't synthesize current design -- design does not contain any logic  这个错误是怎么回事？  先谢了！！！

源程序：

`include "adder4.v"

`timescale 1ns/1ns

module adder_tp;
reg[3:0] a,b;
reg cin;
wire[3:0] sum;
wire cout;
integer i,j;

adder4 myadder(cout,sum,a,b,cin);
always #5 cin=~cin;

initial
begin
a=0;b=0;cin=0;
for(i=1;i<16;i=i+1)
#10   a=i;
end

initial
begin
for(j=1;j<16;j=j+1)
#10   b=j;
end

initial
begin
$monitor($time,,,"%d + %d + %b={%b,%d}",a,b,cin,cout,sum);
#160  $finish;
end
endmodule

beemoom说的不错，这个文件是用来测试用的，不是用来编译的；

你看他的开头根本没有输入输出定义，实际应用中怎么能有这样的设计呢？

另外文件中有很多不能用来综合的语法，例如#；

请问testbench如何使用？

我用的是quartus怎么才能用这样的文件进行仿真呢？

用什么工具进行仿真都可以，但是这里面要有几个必须的条件：

1。源文件，就是你的设计文件；

2。仿真文件，就是针对源文件而编写的，是用来检测源文件中的功能是不是正确；

3。仿真使用的是仿真文件，但是它必须建立在源文件的基础上；

谢谢

不过还是有点不太明白，比如我编好了源文件和测试文件

仿真时用quartus怎么操作呢？分别编译源文件和测试文件？

还是把二者放在同一文件里编译？

我编译好了之后仿真时怎么提示“no simulation input file assignment specified on simulater page of the setting dialog box"?

应该怎么设置？

不好意思啊

我试了半天还是没搞明白。。。。

我是1。先建了一个verilog hdl file编写了源文件

2。又建了一个verilog hdl file编写了测试文件

3。都保存后在测试文件的页面下进行了编译，编译显示成功，但还是不能仿真。。。

我对quartus还不是很熟悉，你说的那个项目管理在哪啊？找了好久没找到。。。

能不能帮我看看错在哪里？

能不能给个具体的操作步骤啊？谢谢。。。

email:wilde.2@163.com  qq:172507083

啊？

那请问要是再装一个比如modelsim这样的软件，是不是可以嵌入在quartus里,使之支持test bench？

还是必须单独使用modelsim来做test bench的仿真？