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标题: FPGA时序设计 [打印本页]

作者: 梦景 时间: 2013-12-14 19:21 标题: FPGA时序设计

我的boss有在华为及峻龙工作的背景，自然就给我们讲了一些华为及altera做逻辑
的一些东西，而我们的项目规范，也基本上是按华为的那一套去做。在工作这几个月中
，给我感触最深的是华为的那句话：时序是设计出来的，不是仿出来的，更不是湊出来
的。

在我们公司，每一个项目都有很严格的评审，只有评审通过了，才能做下一步的工
作。以做逻辑为例，并不是一上来就开始写代码，而是要先写总体设计方案和逻辑详细
设计方案，要等这些方案评审通过，认为可行了，才能进行编码，一般来说这部分工作
所占的时间要远大于编码的时间。

总体方案主要是涉及模块划分，一级模块和二级模块的接口信号和时序（我们要求
把接口信号的时序波形描述出来）以及将来如何测试设计。在这一级方案中，要保证在
今后的设计中时序要收敛到一级模块（最后是在二级模块中）。什么意思呢？我们在做
详细设计的时候，对于一些信号的时序肯定会做一些调整的，但是这种时序的调整最多
只能波及到本一级模块，而不能影响到整个设计。记得以前在学校做设计的时候，由于
不懂得设计时序，经常因为有一处信号的时序不满足，结果不得不将其它模块信号的时
序也改一下，搞得人很郁闷。

在逻辑详细设计方案这一级的时候，我们已经将各级模块的接口时序都设计出来了
，各级模块内部是怎么实现的也基本上确定下来了。

由于做到这一点，在编码的时候自然就很快了，最重要的是这样做后可以让设计会
一直处于可控的状态，不会因为某一处的错误引起整个设计从头进行。

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