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标题: L-DACS1 中多速率卷积编码器的设计与FPGA 实现 [打印本页]

作者: 520503 时间: 2013-12-18 10:10 标题: L-DACS1 中多速率卷积编码器的设计与FPGA 实现

引言
为了解决地-空的数据传输业务增长而带来的高通信速度要求和高宽带要求问题，国际民航组织(ICAO)要求民航通信从航空电报专用网络向新一代航空电网过渡.因此欧洲EUROCONTROL 提出了未来航空通信系统(FAC)，即L 波段数字航空通信系统类型1和2(L-DACS1 和L-DACS2)，利用L波段(960~1 164 MHz)构建新的地-空无线数据链路，提高数据传输速度，替代之前的窄带通信系统.
在L-DACS1 中，由于信道的噪声和畸变与多普勒频移的影响，会对传输的信息引起失真和信号判决错误，而且不同类型的数据需要采用不同的速率传输，因此需要使用多速率的信道编码来降低误码率.卷积编码是广泛使用的信道编码技术，具有一定克服突发错误的能力，可以降低信道的误码率，带来很高的编码增益.
因而多速率的卷积编码是目前L-DACS1 中重要的组成部分.
1 多速率卷积译码器原理卷积码通常用(n,k,N)表示.其中k 表示输入编码器的数据位数;n 表示编码器输出的数据位数;N 为编码约束长度，R = k n是卷积码的码率.L-DACS1 协议中采用(2,1,7)结构的主题：卷积编码，其生成多项式为[177,133],使用三种码率分别是R=1/2,2/3,3/4.
L-DACS1 中使用的码率R=1/2的卷积编码器结构如图1所示.图1中，D1D2D3D4D5D6 表示编码器的状态索引;U 表示输入数据比特;X(1)X(2)表示输出数据比特.

L-DACS1 基带信号处理中，为了实现更高的速率和多种不同的传输速率，需要在1/2码率卷积编码的基础上采用删余操作，来实现多码率的卷积编码功能.3/4码率的删余过程如图2 所示，2/3 码率删余过程如图3所示.

图2中，3/4码率的删余过程是每输入3 b数据，编码为6 b的数据，删除固定位置的2 b,最终产生码率为3/4的卷积码[8].
图3 中，2/3 码率的删余过程是每输入2 b 数据，编码为4 b的数据，删除固定位置的1 b,最终产生码率为2/3的卷积码.
2 多速率卷积编码器的设计与实现多速率卷积编码模块，根据主控单元输出的模式信号(MODE)来控制数据的传输码率，决定数据是否要进入删余处理以及进入哪个删余处理单元.
图4 为多码率卷积码在L-DACS1 中硬件实现结构图.

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