在并行模式下，当ADBUSY信号变低时说明转换结束，ADBUSY信号连接到DSP的外部中断0，以中断的方式通知DSP对转换后的数据进行读取。此时将/CS和/RD都置低使能输出总线，转换后的数据被输出到并行数据总线上，DSP就可以依次进行6路输出信号的操作。

1.2 DSP核心电路

本系统的处理核心采用TI公司的TMS320VC5409，它是16位的定点DSP，除了DSP通用的结构特点以外，它还具有：16K×16的片上ROM，32K×16位的片上双寻址RAM，拥有丰富的片上外设：软件可编程等待周期发生器（SWWSR）和可编程分区转换逻辑电路（BSCR），片上锁相环时钟发生器，3个多通道缓冲串行口（McBSP），增强的8位并行主机接口（HPI），6通道的DMA控制器，本芯片也可在低功耗情况下工作。

此DSP的核心电压是1.8V，I/O电压是3.3V，而其他的器件大多是5V的驱动电压，所以本系统选用ALTERA公司的CPLD——EPM7128AETC100-10进行电平转换和逻辑控制，主要用来DSP与其他芯片之间的通信与地址译码。因为在本系统中需要对采样的数据进行大量的运算，产生的数据再加上运行的程序使DSP的片上存储资源捉襟见肘，所以为DSP外扩了FLASH和RAM存储器[3]。

1.3 液晶显示电路

本设计采用的是LCM128645ZK液晶进行显示，本液晶模块的液晶屏幕为128*64，可显示4行，每行可显示8个汉字。与DSP可以进行并行8位/4位和串行3线/2线的连接方式。中文液晶显示模块可实现汉字、ASCII码、点阵图形的同屏显示，广泛的应用于各种仪器仪表、家用电器和信心产品上作为显示器件。本系统中液晶与DSP之间采用串行数据传输方式，液晶的第15引脚（并行/串行传输方式选择引脚）接地时，液晶为串行工作模式。此时液晶的第5引脚为串行数据线，第6引脚为串行输入脉冲。DSP通过这2 个引脚即可在液晶上显示出数据或波形。液晶的6脚与DSP串口2的缓冲串行口数据发送端BDX2引脚相连，作为时钟信号，

脚与串口2的帧同步脉冲输出端BFSX 2引脚相连，DSP串口的这俩根引脚被设置为通用输入输出引脚GPIO。当DSP将数据处理完后通过这俩根引脚将计算后的数据送到液晶进行显示。下图是本液晶的串行传输时序图：

图4 液晶串行传输时序图

当片选信号CS为高电平时，同步时钟线（SCLK）上输入的信号才会被接收，另一方面，当片选信号（CS）为低电平时，模块内部的串行传输计数与串行资料将会被重置，也就是说在此状态下，传输中的资料将被终止清除，并且将待传输的串行资料计数重设回第一位，因此，模块选择引脚（CS）可被固定接到高电平。

模块的同步时钟线（SCLK）具有独立的操作，但是当有连续多个指令需要被传输时，必须确实等到一个指令完全执行完成后才能传送下一笔资料，因为模块内部没有传送/接收缓冲区。

本系统的软件主要是完成对信号的采样、对采样数据的FFT变换[4]、对变换后的数据进行谐波的各项参数（谐波的幅值、有功功率、视在功率、功率因数、谐波含量）等的计算以及对计算后的数据进行显示等。软件流程图如下：

图5 软件流程图

因为本系统使用的是定点DSP，而采样数据经过FFT运算以后产生的数据为浮点数，直接进行浮点数运算不能满足系统的实时性要求，通过TI自带函数库中关于FFT函数的调用，可以达到系统对实时性的要求。

最后利用达盛科技的NC-2100综合设计试验台对本系统进行了测试，该实验台可以输出俩路信号并进行混频，一路输出50HZ的基波信号，另一路依次输出150、250、350、450、550HZ的信号，既3、5、7、9、11次谐波，两路信号进行混频后输入到系统，分别进行1%和10%谐波含量的测试，测试结果如下：

表1 各相依次加1%的各次谐波的测试结果

表2 各相依次加10%的各次谐波的测试结果

本系统以数据处理能力强大的16位定点DSP芯片TMS320VC5409为数据的处理核心，充分的利用了DSP强大的数据处理能力，对采样到的数据进行了FFT变换和谐波分析，且改系统的精度较高。