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标题: Cadence 用户问题解答 [打印本页]

作者: 海洋狂吻 时间: 2014-2-13 10:12 标题: Cadence 用户问题解答

建库中，在一个器件对应三个或以上的封装时，PACKAGE中所建的三个封装在SYMBOLS中并没有全部出现以供SYMBOLS图形选择。
(不会有这样的问题。问题有些含糊：建库时，在
Part developer 中，对symbol 的设定本来就没有 package 的图形选择;如果是在原理图里添加
Symbol遇到这个问题，如果要选择封装形式，需要用 Physical 方式，请确认操作是否正确，下面就是多个封装同时显示的例子：)

5 原理图建库的PART-TABLE表的属性中COMP-NAME的值与CELL名相同时，不能够封装，封装时出错。

(请提供该元件的库，以便于我们查找原因)

6 原理图库建库属性中，PART-NUMBER 的值不能 NULL，否则向 SPECCTRA 转换时出错。

(的确如此，PART_NUMBER的值不能为空，解决办法：要么删除PART_NUMBER属性，要么把值加上)

7 在 ALLEGRO 中鼠标显示为无穷大是可以的。但在 SIGNOISE 的界面下，设为无穷大时就显示不出来了。

(14.1 版本已解决此问题。对早期版本可以在命令行执行 :set pcb_cursor=infinite 即可;另外，Specctraquest
没有提供象 Allegro 一样的User Reference 功能，可以在命令行执行 enved 调用该功能界面，然后进行设置)

PART 5：

1.用贴片焊盘(type=single)做成的package，用tools\padstack\modify design
padstack...编辑，发现type变成了blind/buried。为什么会这样?

(这是软件显示上的小漏洞，但是丝毫不影响使用，焊盘还是事实上的single)

2.修改过焊盘后以同名保存(替换了原来的焊盘)，但是用tools\padstack\modify design
padstack...检查用该焊盘做的package，发现仍旧是老焊盘，而事实上任何目录中老焊盘都不存在了。既然allegro是要到pad_path中调用焊盘的，为什么会出现这种情况?

(修改完焊盘之后, 需要update pad才能更新，因为Allegro是把相关的数据都纳入到brd文件集中管理的)

3.打开padstack editor就会出现这样的提示：pad_designer:Can't open journal
file。于是新做的焊盘无法保存，提示：failed to open file '#T001632.tmp'。

(请检查系统环境变量设置是否正确;另外所有路径都不能使用汉字)

4.AELLGRO中竟然无UNDO、REDO这种常用FUNC,让人非常费解!!!

(15.0版本将增加Undo、Redo功能)

PART 6：

1，ALLEGRO中直接从库中调的元件不能定义网络及 Ref des。

(是的。这样一来可以保证你LAYOUT结果和原理图目的是一致的，而不会因为不小心而出错。一般我们不应该直接从库中调元件，而应通过导入新的NETLIST
来增加新元件.)

2，ALLEGRO中只能 UNDO一次，简直不能容忍。

(15.0版本将增多步Undo、Redo功能)

3，公英制转换偏差太大。

(由于计算精度的限制，公英制的来回转换会产生一定的累积误差，因此在设计过程中，应尽量避免频繁转换公英制)

4，Toolbar的功能描述没有。Toolbar 随意添减图标易出错。

(在下面版本中，Allegro将会有Toolbar的功能描述。你可以先选择Defaults，然后部分改变toolbar，但是只要是正常操作，Toolbar
的添减是不会出错的)

5，差分信号线调成圆弧线段很困难。

(可能是靠里面的线半径设的过大了)

6，对于颜色的设置不能EXPORT 颜色文件，每块PCB都必须重新设置颜色。

(Allegro没有保存颜色表的功能，但是可以通过其他简单的方法解决，如：调用Script功能;或着准备一个空板，里面只保存偏好的颜色设置，把网表Export到这个空板就可以了)

8，Allegro里没有对齐元件的功能。

(后面版本的Allegro将会有对齐功能)

9，选择元件或Trace时,不能如 CONCEPT HDL
添加漏选的东西或者不能去除多选的东西，也就是说，在板内划出矩形选择框，框到啥就是啥，框到不想选的东西，那也得承受，没有框到要选择的东西，那也没办法。

(如果选择零散目标的话，可以使用Temp Group功能，例如：Move->右键-> Temp
Group->点选->Complete)

10，垃圾文件太多，不知那些有用。

(Cadence 实际上极少产生垃圾文件，许多文件都是设计高速PCB所需要的。每个文件的作用可以参考培训手册)

11，Allegro布线时，相同的网络和Trace为什么不能都高亮显示?

(14.1 以后版本已解决)

12，Allegro步线抓焊盘的功能太弱，不能保证线段结束时连接在PIN的中心。

(在Allegro右面的Control panel->Option中选择:Snap to connect
point，并请在布线时连到Pad前,右键选TOGGLE即可。如经常性出现此问题，可将 TOGGLE设成快捷键方式)

13，编辑Shape 时,选择Boundary还得十分小心，有一点重合都不行。

(可以通过调整GRID来修改铜箔，这样一来更容易)

14.CCT 布线时网络不高亮;由 ALLEGRO 到 CCT 前布的线只能删除,不能回退,不能自动优化鼠线.

15.ALLEGRO:鼠线不能只显示当前屏幕上的PIN的鼠线,全屏布线时高亮不明显.

(方法一：可以在setup->user
preference->display中，勾选display_nohilitefont项，将高亮设为实线显示;

方法二：改变高亮颜色。点击Hilight 按钮，右面控制面板的Option 栏会提供可选择的颜色表;

方法三：使用Shadow Mode，明暗的对比度可以在Color and Visibility中的Shadow Mode 项调整。)

三种方法配合使用，会得到更好的显示效果。

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