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标题: Cadence布局布线常见问题详解3 [打印本页]

作者: 海洋狂吻 时间: 2014-2-13 10:21 标题: Cadence布局布线常见问题详解3

20.为什么提示的最大最小距离不随走线的长度变化而改变?

我们在定义了最长最短走线的规则之后，在布线时会有数字显示，随时告诉你如果按当前走向布线会离所定义的规则有多大的偏差。一般在规则长度以内的用绿色字体显示，超过了或长度不够会有红色字体显示，并用+/—提示偏差量。但是这个提示的偏差量并不是简单的随你走线的长度变化而变化。它是根据你的布线方向，软件自动计算按此方向走线的长度与规定长度的比较，如果变换走线方向，它也会重新计算。

21.怎么铺设Plane层?铺好后怎么修改?

铺铜这一步骤一定要在Allegro中进行，Add->shapes->Solid Fill，同时注意在Control工具栏中Active
Class选Etch，Subclass选所要铺设的Plane层，如VCC或者GND。然后即可画外框，注意离outline有20
Mil左右的间距。Done之后会进入铺铜的操作界面，选Edit->Change net(by
name)给Plane层命名。在shape—>parameters确定是否使用了Anti Pad和Thermal
relief，接着选Void->Auto，软件会自动检测Thermal
relief，完成之后会有log汇报，如果没有任何错误既可铺设shape，shape->Fill
。如果铺好之后又有过孔的改动，需要重新铺铜，则应选Edit->shape，点在shape上，然后右击鼠标选done，这样就会自动将连接在shape上的Thermal
relief删除，不能硬删铺铜的shape层，否则那些Thermal relief将遗留在Plane层上。

22.怎么定义thermal-relief 中过孔与shape连线的线宽?

在Allegro的Setup->constraints里的set standard
values中可定义每一层走线的宽度，比如，可以定义VCC和GND的线宽为10
Mil。在铺铜时注意shape->parameters里一些线宽的定义是否设置成DRC Value。

23.如何优化布线而且不改变布线的总体形状?

布线完成之后，需要对其进行优化，一般采用系统自动优化，主要是将直角变为45度，以及线条的光滑性。Route->gloss->parameters，在出现的列表中，选Line
smoothing，进行Gloss即可，但有时布线中为了保证走线距离相等，故意走成一些弯曲的线，优化时，点击Line
Smoothing左边的方块，只选择convert 90’s to 45’s ，把其他的勾都去掉，这样进行优化时就不会将设计者故意弯曲的走线拉直或变形。

24.如何添加泪滴形焊盘以及加了之后如何删除?

在优化的parameters选项中只选择倒数第二个，Pad And T Connection Fillet
，并去掉其中的Pin选项，进行优化即可。想要删除的话，则只选Line smoothing中的dangling
Lines进行优化。注意：如无特殊要求，现在我们不再进行此项优化。

25.布线完成之后如果需要改动封装库该如何处理?

在器件摆放结束后，如果封装库有改动，可以Place->update symbols，如果是pad有变化，注意要在update symbol
padstacks前打勾。布线完成之后尽量避免封装库的改动，因为如果update，连接在Pin上的连线会随Symbol一起移动，从而导致许多连线的丢失，具体解决办法有待于研究。

26.为什么*.brd 无法存盘?

遇到这种情况注意看屏幕下方的空白栏的提示，有可能是硬盘空间不够，还有一种可能是因为数据库出错，软件会自动存盘为*.SAV文件，这时可以重新进入Cadence(可能需要重起动)，打开*.SAV，再另存为*.brd
。或在Dos下运行DBFix .SAV，会自动将其转换为

*.brd文件，然后即可调用。

27.Allegro有哪些在Dos下的数据库修正命令?

有时Allegro会出现一些非法超作，导致一些数据出错，我们可以在Dos方式下，在工作目录下(即physical目录下)，运行一些修正命令，如Dbcheck
*.brd , 或Dbfix *.brd 。不过实际中这些命令好像效果不大。

28.如何生成*.DML模型库?

在dos模式，工作目录下，敲入brd2dml *.brd 命令，这样在该目录下会生成对应brd文件的模型库dml文件。

29.如何在Specctra Quest里使用IBIS模型进行仿真?

首先将IBIS模型转化为*.dml文件。在Specctra Quest SI expert中Analyze->Si/EMI
SI->library，在出现的新窗口的右下角，点击translate->ibis2signoise，然后在browse里选择*.ibs文件，将其转化为*.dml文件。然后在Analyze->SI/EMI
SI->model Assign中将所有的器件加载对应的模型。然后就可以用probe提取信号线进行仿真了。

30.生成Gerber file要哪些文件?如何产生?

在PCB 布线完成以后，所做的最后一项工作就是产生生产厂家所需要的光绘文件，具体步骤在Allegro工具下完成。在Manufacture
菜单下点击Artwork 选项，则出现一个artwork control form窗口。所提供的光绘文件除了包括已产生的TOP, GND, S1, S2,
VCC, BOTTOM6层,还应包括silkscreen_top, silkscreen_botom, soldermask_top,
soldermask_bottom, pastemask_top, pastemask_bottom, drill drawing file, 及drill
hole。我们以制作Silkscreen的top层为例。

1) 在Allegro窗口中，点击color 图标，在产生的窗口中，global visibility 选择

all invisibility，关掉所有的显示。

2) 在group 选择Geometry. 然后选中所有的subclass(Board_Geometry , package

Geometry)下的silkscreen_top 。

3) 同样在Group/ manufacture 中选择Autosilk_top 。在Group/components ，subclass REF
DES 中选择 silkscreen。

4) 选择OK按钮，则在Allegro窗口中出现 silkscreen_top层。

5) 在artwork control form 窗口，右键点击Bottom ，在下拉菜单中选择add ,
则在出现的窗口中输入：silkscreen_top, 点击O.K ，则在avilibity films 中出现了新加的silkscreen_top。

注意：在FILM opition选中Use Aperure Rotation, 在Underined line width 中填写5(或10)
，来定义还没有线宽尺寸的线的宽度。

按照上面的步骤，产生silkscreen_bottom层。soldermask_top和 soldermask_bottom 层分别在：
Gemoetry 组和 Stackup 组(选择PIN 和VIA子集)

astemask_top 和Pastemask_bottom
分别在Stackup组(选择PIN 和VIA子集);DrillDraw 包括Group组/Board Geometry中的outline、Dimension
和Manufacturing 中的 Ncdrill_Legend。这样，按照上面的步骤，分别添加上述各层。然后在 Artwork control form
窗口中，点击Select All 选中所有层，再点击 Apertures….按钮，出现一新的窗口EditAperture Wheels, 点击EDIT，
在新出现的窗口中点击AUTO>按钮，选择with rotation，则自动产生一些Aperture文件。然后点击O.K。在 Artwork
control form 中点击 Creatartwork , 则产生了13个art文件。回到 Allegro 窗口，在 Manufacture
菜单下点击NC 选项中的Drill tape 菜单，产生一个*.tap 文件。到此，就产生了所有的14个光绘文件。

31.如何调看光绘文件?及如何制作Negtive的Plane层光绘文件?

新建一个空白layout文件，File->import->Artwork，然后就可以在browse中选择*.art文件，Manual中选gerber
6×00。注意不要点OK，点击Load File。在调用Soldermask 时要在display pad targets前打勾。
调用silkscreen层时，可能会发现没有器件名标志。这是因为在上面制作光绘文件时，Underined line
width没有定义宽度，而在以前制作封装库时，silk_screen层时标注的Ref也没有定义宽度，则在调用时会不显示。另外如果想制作Negtive的光绘文件。在制作光绘文件时，Gnd和Vcc层的Plot
mode选为Negative就行。

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