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标题: FPGA Design Flow 学习笔记（7）--参加年度达人 [打印本页]

作者: pengpengpang 时间: 2014-2-28 09:24 标题: FPGA Design Flow 学习笔记（7）--参加年度达人

同步电路1

当输入脉冲的宽度满足至少有一个时钟周期宽度时使用
• “额外”的触发器用来预防亚稳态

同步电路2

当输入脉冲的宽度可能小于一个时钟周期宽度时使用

• FF1 捕获短的脉冲

• FF2与FF3 完成“同步电路1”的功能

捕获总线

当输入脉冲一定满足最少一个时钟周期宽度时使用

•首先，数据总线由异步时钟进行寄存

•其次，向内部电路发出与CLK同步的仅使能一次信号（one-shot enable ），使得数据被捕获（通过CE端口）

同步电路3

使用FIFO以跨越片上不同的域

• 提高电路性能的方法

– 复制触发器

– 增加流水线级数s

– 使用I/O触发器

• 需要考虑的折中

– 复制触发器增加增加电路面积

– 流水线引入延时并增加电路面积

• 同步电路增强可靠性

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