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标题: 拥有68亿个晶体管的大容量FPGA的设计实现 [打印本页]

作者: 520503 时间: 2014-3-7 17:18 标题: 拥有68亿个晶体管的大容量FPGA的设计实现

关键字：SoC FPGA ARM CortexA9 Altera
前不久，赛灵思(Xilinx)公司推出了目前业界容量最大的可编程逻辑器件—Virtex-7 2000T FPGA，并开始向客户供货。Virtex-7 2000T拥有68亿个晶体管，200万个逻辑单元，相当于2,000万门ASIC。这也是赛灵思首款采用独特的堆叠硅片互连(SSI)技术的FPGA。
堆叠硅片互连架构解析

赛灵思是第一家采用堆叠硅片互联(SSI)技术制成商用FPGA的公司，该公司全球高级副总裁亚太区执行总裁汤立人表示，SSI技术的应用成就了赛灵思大容量FPGA，而2.5D IC堆叠技术的率先应用，使得赛灵思能够为客户提供两倍于同类竞争产品的容量并超越摩尔定律的发展速度。

汤立人认为，如果没有SSI技术，至少要等到下一代工艺技术，才有可能在单个FPGA中实现如此大的晶体管容量。就通常新一代产品的推出而言，SSI 至少提前一年将赛灵思的最大型28nm器件交付给了客户，这对 ASIC和ASSP仿真和原型而言尤其重要。

汤立人介绍说，2.5D芯片堆叠技术是指在无源器件上堆叠有源芯片，是主动芯片和被动芯片的堆叠；而3D芯片堆叠技术是指在有源芯片上堆叠有源芯片，是主动芯片和主动芯片的堆叠。赛灵思打造的2.5D堆叠技术是在无源硅中介层上并排几个硅切片(有源切片)，该切片再由穿过中阶层的金属连接，与印制电路板上不同 IC通过金属互连通信的方式类似。赛灵思是通过将四个不同 FPGA芯片在无源硅中介层上互联，从而构建了业界目前最大容量的可编程逻辑器件，解决了无缺陷大型单芯片的制造挑战。

此外，由于芯片在硅中介层上并排放置，SSI技术能够避免多个芯片堆叠造成的功耗和可靠性问题。中介层在每个芯片间提供10,000多个高速互连，可支持各种应用所需要的高性能集成。

据了解，SSI技术的真正优势在于，虽然2000T由4个切片组成，但它仍保持着传统FPGA的使用模式，设计人员可通过赛灵思工具流程和方法将该器件作为一款极大型FPGA进行编程。这样设计师可以方便清晰地设计所需要的产品，而且采用这种构架可节约很大一部分空间，设计师可以根据需要再增添所需要的器件。

此次赛灵思推出的Virtex-7 2000T FPGA采用的是2.5D IC堆叠技术，而不是之前提到的3D IC技术，汤立人的解释是：“赛灵思同样看好不带中介层的完全3D IC 堆叠技术前景，但目前3D IC技术面临着诸多的挑战，该技术在整个产业中实现标准化还要花更长的时间，3D要真正实现量产还需2年~3年的时间。”

汤立人说，采用SSI技术，让赛灵思跑在了FPGA厂商的前头，也使赛灵思让器件的发展步伐超过了摩尔定律的速度。

加速取代ASIC和ASSP

Virtex-7 2000T FPGA除具有68亿个晶体管、200万个逻辑单元外，还包括含有305,400个可配置逻辑块(CLB)，分布式RAM容量高达21,550KB。它共有2160个DSP slice、46,512个BRAM、24个时钟管理模块、4个PCIe模块、36个GTX收发器(每个性能达12.5Gbps)、24个I/O bank和1200个用户I/O。在降低功耗方面，赛灵思采用的是28nm HPL工艺，静态时功耗为5W，工作时的功耗仅为19W。

汤立人告诉记者，在28nm工艺技术节点，ASIC或ASSP的NRE超过5000万美元，而ASIC修改则可能将成本再提升近一半。因此，除非面向最稳定的大批量市场应用，否则ASIC和ASSP的设计只会越来越少被采用。此外，竞争和缩短产品上市时间等这些市场压力也为定制ASIC的开发带来了挑战。在此情况下，用一个Virtex-7 2000T器件来替代ASIC，就能实现所需要的系统性能和功能。例如，客户利用赛灵思Virtex-7 2000T FPGA替代大容量ASIC，在总体投入成本相当的情况下，可把开发时间提高2/3(ASIC开发时间长达3年)；同时创建集成系统，提高系统带宽，并因此避免了I/O互连而大幅降低功耗。此外还可以加速先进ASIC系统的原型设计和模拟仿真。

此时，设计人员可以集中精力进行设计，而无需再担心什么小错误会导致灾难性的返工修改。此外，Virtex-7 2000T具有可重编程性，如果设计人员犯了错误，对器件重新编程就可以了。

目前，SSI技术已成为赛灵思战略规划的一部分，未来一年中，赛灵思还计划通过技术创新，再推出Virtex-7 HT FPGA系列以及SSI 配置。

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