初学Verilog HDL，肯定会碰到很多问题，不知哪位仁兄能提供一个Verilog群，一方面便于交流，一方面也能多认识些朋友，谢谢大家了

群:28390786

QQ:112838599

1883748

 你拽个屁啊，为什么不加我

qq:346523766

www.icpeixun.cn

学习Verilog的群，欢迎各路高手加入 共同进退

群号36738095

module jiakuankongzhi (reset,add_1,sub_1,cnt2);
input reset;
input sub_1;
input add_1;
output cnt2;
reg[4:0] cnt2;
always@(negedge reset or negedge add_1 or negedge sub_1)
begin
if(!reset)
cnt2<=5'b00000;
else if (!add_1)
begin
if (cnt2==5'b10100)
cnt2<=5'b00000;
else cnt2<=cnt2+1;
end
else if (!sub_1)
begin
if (cnt2==5'b00000)
cnt2<=5'b10100;
else cnt2<=cnt2-1;
end
end
endmodule

哪位DX帮忙看看小弟的程序

QUARTUE 仿真的时候报错

46983330这个群非常好，里面有很多高手！