图1 系统构成框图
E1接口单元的设计图2 E1接口原理框图
千兆位以太网接口单元设计表1 GMII接口信号定义
2 Virtex-5以太网媒体接入控制器图3 吉比特以太网MAC功能框图
(1)客户端接口图4 Virtex-5以太网MAC封装的模块结构图
以太网MAC是一个具有162个端口和79个参数的复杂组件。封装文件让你可以仅对特定应用所需端口的参数和接口轻松进行设置。它们的另外一个优势是简化了时钟和物理I/O资源的使用。图5 PMA、PCS内部结构框图
PMA 子层中集成了SERDES,发送和接收缓冲,时钟发生器及时钟恢复电路。SERDES是一个串并转换器,负责FPGA中本地的32位并行数据(也可以是 16位或8位)与RocketIO接口的串行数据之间的转换。采用串行数据收发,可以在高频条件下很好地避免数据间的串扰。时钟发生器及时钟恢复电路用于将时钟与数据绑定发送,以及将时钟从接收到的数据流中恢复出来,从而避免了在高速传输条件下时钟与数据分开传输所带来的时钟抖动等问题。图6 与光模块连接示意图
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