多谢斑竹回答! 终于等到了。
现在我还是不太明白呢。 BROM是指我说的selectRAM block 吗?
不知道按斑竹的思路,这样对存储器访问速度又没有影响?
这是地址深度扩展,我还想问问能不能进行数据的宽度扩展?
谢谢!
另外,我用ip核的里面的那个 双口RAM的选项,自己设置,
发现可以随便设置 数据width 和 地址depth, 之后它会告诉你用了多少个selectRAM block。
请问这样做可以吗? 我还用自己实现吗? 自己实现访问速度会快些吗?
如果我想用15,25 这样的不太规则的数量的block的话,也可以一步就访问到吗?
问得太乱了吧,我是新手,对不住了。
多谢斑竹百忙之中的回答。
我还要继续学习才能领悟阿。
1. 4楼的问题您看呢?
2. 现在就担心地址变化部分有太长的延迟,另外,在一块FPGA上,我可以同时并行用多个这种扩展的Dual-port RAM吗? 每个Dual-port RAM 的地址线阿,数据线阿会冲突吗?
万分感谢斑竹百忙之中的回答。
仰慕您。
斑竹,
1。用户可以完全依靠那个用IP core generator来生成需要的存储量比较大dual port RAM吗?
2。不知道IP Core generator 的工作原理是什么,它产生的结果是最优化的吗?
这里我定义最优化是指 用最少的block数目,最少的logic cells数目达到所需的大RAM,访问速度也是所能打到最快的。
3。如果结果不是最优化的,用户自己可以设置来达到最优化吗?
谢谢您了。
首先感谢斑竹不倦解答。
我对最优化的理解是:所要实现的存储器大小固定的情况下,用最少的block,最少的逻辑电路资源,最少的存储器访问latency来实现。举个例子:
如果需要的存储器大小在 15000 X 28bit,如果使用多个Xilinx里面的18Kbit的 selectRam block的话, 我觉得可以有两种扩展方式。
1。 把每个18kbit的block 配置成512 X 36bit, 然后用30个block进行地址深度扩展;
2。把每个block配置成16384 X 1bit, 然后用28个block进行word width 扩展;
如果这两种方法都可行的话,可以看到所用到的block数目是不一样的。因为一个是深度扩展,一个是字长扩展, 当然电路逻辑肯定也不一样,估计访问速度也会有差别。
Q1. 那么IP core generator 会用哪种方法呢?还是用到另外一种不同的方法呢?
Q2. 用哪种扩展方式,从寻址,到读存储器, 再到数据的组合,这一系列的延时最小呢?
以上是我的理解,因为对FPGA不熟悉,理解也许不对,请您指正。
3。依您做过的设计经验来看,您用到的最大的存储器的访问latency大概在多长时间呢?存储器多大?
仰慕仰慕。
[此贴子已经被作者于2007-1-24 20:47:43编辑过]
谢谢斑竹耐心的解答。
1。不知道您的“关键还是看你怎么方便”指的是什么?
2。如果我依靠core generator的话,是不是只生成BRAM,至于地址变换部分,数据合成部分也要自己考虑吗?
3。确实我现在担心存储器的速度问题。因为存储器越大,速度衰减越大吧。所以我怕片子本身速度不慢,但是因为我扩展了存储器,从地址变换到最后的数据合成,速度变得很慢,就不好了。这样存储器就变成了瓶颈了。
4。我现在考虑的是Xilinx的virtex-II 的4000-6,片子本身是不是已经是很快的了?不知道您的150M是SRAM的访问速度吗?
不好意思,这么多的低级问题。
谢谢斑竹回答。
我还没有片子,还在选择。
1,2。哦,明白了。
3。是不是 用ise 设计,然后仿真就可以模拟出结果来了?我还不太会用那个设计工具呢。另外也比较担心结果。
4。哦,明白了。
谢谢斑竹。这正是我担心的。
我设想的电路的critical path很长,包括
先同时对几个大的存储器的访问(并行),然后用一个比较器比较并行访问的结果,然后还需要一个多项的priority selector,选择一个优先级最高的。
这是最短pipeline的构想了。
如果能达到125M,我就满意了。我怕连100M都不到呢。
依您的经验看呢?
谢谢斑竹。
1. XC2V4000-6FF1152C ,斑竹,这款怎么样?-6是同一款中速度最快的了。 不知道还有什么是需要注意的? 2. Virtex-5应该是很快,但是也很贵呀。
不知道还有什么是需要注意的?
2. Virtex-5应该是很快,但是也很贵呀。
3.另外,不知道为什么要用到开发板?如何选择一块合适的开发板子呢?
斑竹,我在您开的帖子顶了,可否给我一些资料呢?多谢啦。仰慕仰慕。
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