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标题: 为ASIC和SoC设计实现最佳化嵌入式存储器 [打印本页]

作者: forsuccess 时间: 2014-8-10 22:34 标题: 为ASIC和SoC设计实现最佳化嵌入式存储器

　设计者还可借助灵活的列多工等功能，通过控制存储器占用形状（可变宽度、可变高度，或正方形），最佳化SoC布局规划，进而大幅地减少存储器对晶片整体大小的影响。部份存储器编译器还支持sub-words（位和位元组可写）、功率网格产生等功能，可大幅地最佳化功率输出。此外，灵活的埠分配（一个埠用于读或写，第二个埠用于读和写）亦可节省SRAM、CAM和暂存器文件的占用空间。
　　两种嵌入式存储器IP架构的密度关系如图4所示。与6电晶体（6T）位单元相较，位容量一定时，单电晶体（1T）位单元最多可减少50%的晶片空间。在设计中，对速度要求较低而密度要求较高时，1T 式架构是较为理想的选择。由于可采用批量CMOS制程，省却了额外的光罩环节，因而有益于成本压缩。在高速应用方面，设计者可采用6T甚至8T位单元来满足其速度要求。

　　图4：存储器密度与不同嵌入式存储器IP架构的关系

　　成本　　对于SoC/ASIC来说嵌入式存储器IP选用指南
　　为了了解存储器设计中的选择要件，可针对具有最先进功能的付费嵌入式存储器类型加以归纳：
　　单埠（6T）和双埠（8T）SRAM IP　由于这类存储器架构大多适用于主流CMOS制造制程，无需额外的制程，因此基于传统6T储存单元的静态RAM存储器模组正成为ASIC/SoC制造中的主流。6T储存单元采用经验证适用于晶圆代工厂生产的高速、低功耗设计6T/8T位单元，是大规模编程或数据存储器模组的理想元件。6T储存单元适用于储存能力从几位元到几兆位元的储存阵列。
　　根据设计者采用针对高性能还是针对低功耗最佳化的CMOS制程，采用此种结构的储存阵列经过设计后，可满足多种不同的性能需求。经高性能CMOS制程制造的SRAM，在功耗降低的同时，可让40nm和28nm等先进制程节点的存取时间可降低到1ns以下。随着制程节点的进展，外形尺寸的微缩，采用传统6T储存单元建构的静态RAM单元尺寸更小，存取时也间更短。
　　SRAM存储器单元的静态特性使其可保留最小数目的支持电路，只需要对位址进行解码，并为解码器、感测和计时电路的设计提供讯号即可。
　　单埠（6T）和双埠（8T）暂存器IP　对于快速处理器缓冲存储器和较小的存储器缓冲（最高约每个巨集72Kbit）来说，这类暂存器存储器组合IP是个不错的选择。暂存器同时具备占用空间最小、性能最快等特点。
　　单层可编程ROM IP　这种结构功耗和速度均相对较低，特别适用于空间有限的储存、固定数据的储存或体积稳步递增的应用程式储存。这类IP可支持多晶片组和不同长宽比，既缩小了晶片体积，又获得了最佳速度。为加速设计周期，部份IP还提供用以驱动存储器编译器的编程脚本语言。
　　内容寻址存储器IP　由于速度更快、能耗更低，以及较执行大量搜寻任务的应用程式演算法占用晶片空间更小，这类IP大多作为TCAM（三进制）或BCAM（二进制）IP，用于搜寻引擎类应用程式。在一般情况下，搜寻可在单一时脉周期内完成。TCAM和BCAM常用于封包转发、乙太网路位址过滤、路由查询、韧体搜寻、主机ID搜寻、存储器去耦合、目录压缩、封包分类以及多工高速缓冲存储器控制器等。
　　单电晶体SRAM　这种结构虽然速度有所降低，但密度极高，适用于180nm、160nm、152nm、130nm、110nm、90nm以及65nm制程。尤其适用于需要大量晶片储存空间、但不需要极高的存取速度的ASIC/SoC程式，以及空间有限且存储器模组存在泄漏电流的设计。该结构可产生与SRAM工作塬理相似的存储器阵列，但其基础为单电晶体/单电容器（1T）储存单元（如动态RAM所用）。
　　由于采用了6T储存阵列，因此在相同的晶片空间上，单电晶体SRAM阵列的储存能力更强，但必须在系统控制器和逻辑层面了解存储器的动态特性，并在刷新控制方面发挥积极作用。在某些情况下，为了使其看起来像简单易用的SRAM阵列，也可能对DRAM及其自身控制器进行整合。透过高密度1T巨集模组与某些提供刷新讯号的支持逻辑整合，可使存储器单元的动态特性透明化，设计者可在实施ASIC和SoC解决方案时，将存储器模组视为静态RAM。
　　1T SRAM是一种可授权IP，能从晶圆代工厂获得。但是，由于某些此类IP需要额外光罩层（除标准CMOS层外），增加了晶圆成本，因而限制晶圆代工厂的可选制造空间。为了使额外的晶圆加工成本物有所值，晶片上采用的总DRAM阵列大小，通常必须大于50%的晶片空间。大部份可用DRAM巨集均为硬巨集单元，大小、长宽比以及介面的可选空间有限。

　　有一种单电晶体SRAM的特殊变体，采用了可通过标准CMOS制程的架构，因此，它不但不必需修改光罩，也无需额外的制程步骤。此类IP巨集模组具有更高的成本效益（制程成本可节省15-20%），而且可在任何晶圆厂进行加工，也可出于成本或生产能力等塬因，改变制造厂。这种解决方案提供了多种尺寸、长宽比和介面，可逐一指定相应的存储器编译器。对于系统的其余部份来说，产生的存储器模组介面看起来就像静态RAM，但其密度（位元/单元空间）是基于6T储存单元的存储器阵列的2倍（经过对作为空间运算一部份的全部支持电路的平均）。对于大型存储器阵列来说，支持电路所需的空间占百分比较小，存储器模组的空间利用率也更高。

存储器编译器工具

　嵌入式存储器编译器的职责在于因应特定存储器应用程式的确切需求，量身定做基本的IP存储器巨集单元。若适用範围足够广，编译器可让设计者选择最优架构，自动产生存储器阵列，并精确确定最佳化程式所需的速度、密度、功率、成本、可靠性与大小等因素。透过编译器的自动化作业，可降低非经常性工程成本，并可减少手动阵列最佳化相关的潜在错误。编译器不但可使客户的核心大小、介面以及长宽比均达到最理想数值，而且还可帮助他们大幅地缩短上市时间。作为编译制程的一部份，编译器还可为设计者提供存储器阵列的电气、实体、模拟（Verilog）、BIST/DFT模型以及合成视图。

　　表2：嵌入式存储器IP的商业案例

　　结论
　　为新的ASIC/SOC选择最佳嵌入式存储器IP是设计决策的关键。设计者应了解适用于其特定应用程式的最佳存储器特性及其所有关键参数，所寻找的存储器 IP应具有足够的适应性，可满足目标SoC的各种需求。尽管有现成的免费存储器IP可供使用，但与可为特定应用程式提供更好特性的付费IP相较，它并不见得总能提供最佳解决方案。

　　经过充分除错的存储器IP具有体积小、泄漏功率低、动态能耗低、速度快等特点，可为设计者的解决方案进一步最佳化，不但可在产品的整个寿命周期内，带来上百万美元的营收，同时也使其晶片在竞争激烈的ASIC/SOC市场上，得到更好的差异化。

的IP参数。尽管有许多存储器IP参数可供设计者免费选用，但在产品的整体收益性上，却并不见得是最经济的解决方案。在很多情况下，与‘免费’存储器IP相较，透过改善的嵌入式存储器IP密度与性能来压缩制造成本，效果更为显着。
　　在产品的整个生命周期中，存储器体积最佳化对量产成本的影响如表1所示。在表1中，存储器IP占用的晶片空间以百分比表示。可透过晶片成本、量产效率以及产品寿命，计算高密度存储器的成本压缩效果。节省的IP空间根据图4可看出，1T和6T 存储器的密度增量比值约为2:1。

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