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标题: PCB高速设计的信号完整性问题 [打印本页]

作者: pcb_ic 时间: 2014-9-17 17:12 标题: PCB高速设计的信号完整性问题

　　随着数据速率的不断提高，信号完整性问题已经成为设计工程师要考虑的最关键因素。这种呈指数式的数据速率上升可以从手持移动设备和消费类显示产品到高带宽路由器/交换机等应用中看到。抖动(噪声)是降低设计中信号完整性水平的首要原因。除了利用布板、阻抗匹配和更昂贵的材料实现信号完整性增强技术之外，PCB设计师还可以简单地在PCB设计中增加诸如均衡器这样的抖动消除器来解决抖动问题。这样设计师就不用专注于信号完整性问题，而把主要精力放在系统的核心设计上。
　　信号布线在以前通常被看作是一种简单的概念，从布线角度看，视频信号、语音信号或数据信号之间没有什么区别。因此过去很少有人关心信号布线问题。然而，现在情况有了完全的改变。视频信号传输速度目前已经达到每个通道3.3Gbps，数据信号更是远超过每通道5Gbps。高速串行标准类似PCI Express、XAUI、SATA、TMDS和Display Port等，要求设计团队和工程师不仅要考虑信号完整性问题，而且要对它将如何影响系统的性能和可靠性有深刻的理解。
　　为了掌握这方面的知识，工程师首先必须懂得在系统中影响信号完整性的因素是什么。通过增加信号抖动可以观察到系统中出现的信号完整性损失。系统的总抖动主要由两类抖动组成，分别是随机性抖动和确定性抖动。随机性抖动是无限并在本质上服从高斯分布的，而确定性抖动是有限并可预测的。在90%的系统中，确定性抖动是设计工程师必须解决的主要的信号完整性问题。
　　确定性抖动包含码间干扰(ISI)、占空比失真和周期性抖动，它们分别是由带宽限制问题、时钟周期的不对称以及交叉耦合或EMI问题引起的。诸如连接器等无源器件、PCB走线、长线缆以及沿着走线布放的其它无源器件是引起确定性抖动的最主要来源。
　　信号频率越高，衰减越大，因此会造成指定数据流中的功率电平失配，而这种功率电平失配又会导致信号中发生ISI。ISI将降低信号完整性，这足以阻止接收器在接收端从信号中正确提取任何真实的数据。
　　功率电平失配的原因是没有设计工程师可以保证数据在设计中的传输。数据可能会是不断地变化(0-1-0-1-0-1等)，也可能恒定不变(1-1-1-1-1-1等)。明显地，上述6个变化比特的占空比要比6个“1”恒定数据流的占空比小6倍。由于占空比小6倍，信号频率就要高6倍。如果数据流同时包含上述两种类型，那么接收端信号就会带有差异很大的功率电平，因为频率越高衰减越大。
　　解决功率失配问题
　　大多数高速信号的标准规定要尽量减少无变化的连续比特数量，比如8B/10B编码。这种编码方案可以确保数据流不会有超过4个连续不变的比特。然而，接收端信号中仍有可能出现4倍高功率的部分。
　　为了补偿功率电平失配以减少ISI，设计师可以使用均衡或去加重技术。均衡技术将对所有高速比特进行功率提升，使接收信号中高速比特与低速比特具有相同的功率电平，从而达到减少功率电平失配的目的。
　　去加重与均衡恰恰相反，但抱有同样的目标：尽量减少功率电平失配。它是通过降低低速比特的功率完成的，而均衡是增加高速比特的功率。因此，去加重只能作用于发送比特，而均衡只能作用于接收比特。
　　这并不是消除确定性抖动的唯一方法，但用户最有可能需求某种类型的发送器抖动消除器，比如上述的去加重。而真正的抖动消除方案同时需要上述两种电路。
　　不要让抖动坏了你的设计，因为低成本的信号调理解决方案已经面市。采用均衡和去加重电路可以消除由于长FR走线、连接器和长电缆引起的抖动，并且你不必担心要去理解信号完整性增强技术的细节，让抖动终结器去对付吧!

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