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标题: Verilog中parameter和define的区别 [打印本页]

作者: pengpengpang 时间: 2014-9-19 21:43 标题: Verilog中parameter和define的区别

1、语法声明： parameter data = 8‘d14; `define data 8’d14 使用： data `data 2、作用域 parameter 作用于声明的那个文件；`define 从编译器读到这条指令开始到编译结束都有效，或者遇到`undef命令使之失效。如果想让parameter或`define作用于整个项目，可以将如下声明写于单独文件，并用`include让每个文件都包含声明文件： `ifndef data `define data 8’d14 或者 parameter data = 8‘d14; `endif `define也可以写在编译器最先编译的文件顶部。通常编译器都可以定义编译顺序，或者从最底层模块开始编译。因此写在最底层就可以了。 3、区别 parameter可以用作例化时的参数传递。在使用状态机时候区别挺大的。状态机的定义可以用parameter 定义，但是不推荐使用`define 宏定义的方式，因为'define 宏定义在编译时自动替换整个设计中所定义的宏，而parameter 仅仅定义模块内部的参数，定义的参数不会与模块外的其他状态机混淆。例如一个工程里面有两个module 各包含一个FSM，如果设计时都有IDLE 这一名称的状态，如果使用'define 宏定义就会混淆起来，如果使用parameter 则不会造成任何不良影响。一旦`define指令被编译，其在整个编译过程中都有效。例如，通过另一个文件中的`define指令，定义的常量可以被其他文件中被调用。直到遇到`undef；parameter只在定义的文件中有效，在其它文件中无效。来源：http://blog.21ic.com/user1/5877/archives/2012/92861.html

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