现代集成电路芯片中，随着设计规模的不断扩大。一个系统中往往含有数个时钟。多时钟带来的一个问题就是，如何设计异步时钟之间的接口电路。异步 FIFO（First In First Out）是解决这个问题的一种简便、快捷的解决方案。使用异步FIFO可以在两个不同时钟系统之间快速而方便地传输实时数据。在网络接口、图像处理等方面，异步FIFO都得到广泛的应用。异步FIFO是一种先进先出的电路，使用在数据接口部分，用来存储、缓冲在两个异步时钟之间的数据传输。在异步电路中，由于时钟之间周期和相位完全独立，因而数据的丢失概率不为零。如何设计一个可靠性高、速度高的异步FIFO电路便成为一个难点。 1 异步FIFO的工作原理及逻辑框图
本文根据实际工作的需要。给出了一种利用片内RAM构造FIFO器件的设计，重点强调了设计有效。可靠的握手信号FULL和EMPTY的方法。并在LATTICE公司的FPGA芯片LFXP2-5E上实现。LFXP2-5E属于LATIICE公司XP2系列的一款，他采用优化的FlexiFLASH结构。内部包含有基于查找表的逻辑、分布式和嵌入式存储器，锁相环（PLL）。工程预制的源同步I/0以及增强的SysDSP块。有166Kbits的EBRSRAM。利用其内部的EBRSRAM可以实现一定容量的异步FIFO.而无需单独购买FIF0器件。
由图1可以看出：异步FIFO一般由四个模块构成：数据存储单元，写地址产生模块，读地址产生模块，标志位产生模块。整个系统分为两个完全独立的时钟域—读时钟域和写时钟域：在写时钟域部分由写地址产生逻辑产生写控制信号和写地址：读时钟域部分，由读地址产生逻辑产生读控制信号和读地址;在标志位产生模块部分，由读写地址相互比较产生空/满标志。异步FIFO的操作过程为：在写时钟的上升沿。当写使能有效时，将数据写入到双口RAM中写地址对应的位置中：在读时钟的上升沿，当读使能有效时。则按先进先出顺序读出数据。在FIFO写满或读空的情况下。分别对满标志FuLL或空标志EMPTY信号置位。来表示FIFO的两种特殊状态。
