Board logo

标题: FPGA Design Flow 学习笔记(5)--参加年度达人 [打印本页]

作者: pengpengpang    时间: 2014-10-23 20:47     标题: FPGA Design Flow 学习笔记(5)--参加年度达人

流水线Pipelining
在数据路径直接插入触发器可以增强性能:减少逻辑层数,从而允许更高的时钟频率
在触发器之间如果只有一个逻辑级别,则流水线无法提升性能
[[wysiwyg_imageupload:235:]]


流水线的延迟latency
在第一个输出结果可用之前,每一级流水线都会增加一个时钟周期的延迟,叫做“流水线添充”(filling the pipeline)
流水线被填充满之后,每个时钟周期都会有新的结果被输出
[[wysiwyg_imageupload:236:]]




欢迎光临 电子技术论坛_中国专业的电子工程师学习交流社区-中电网技术论坛 (http://bbs.eccn.com/) Powered by Discuz! 7.0.0