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标题: FPGA Design Flow 学习笔记（1）--参加年度达人 [打印本页]

作者: pengpengpang 时间: 2014-10-23 20:53 标题: FPGA Design Flow 学习笔记（1）--参加年度达人

用FPGA也有很长时间了，但是当初学习的时候有好多知识一直是一知半解的，到后来才明白。借助于学习Spartan6开发板上培训资料的过程，将一些以前不甚理解的或者没有注意的细节重新做了一下笔记，对一些细节简要总结，慢慢的在此和大家分享一下。
1 所有Xilinx都包含相同的基本资源
–逻辑资源
• Slice (分为CLB)
–包含组合逻辑与寄存器资源
• 存储单元
• 乘法器
– 内部互连资源
• 可编程互连
• IOB
– FPGA与外部世界的接
– 其余资源
• 全局时钟缓冲
• 边界扫描逻辑
2 如何定义一个成功的设计
–适合用所选择的器件实现
– 满足性能要求
3 合理的逻辑延迟
•如果低于60％的时序安排是用于逻辑延迟的，则布局布线工具可以轻松地满足约束
• 在60%到80%之间, 软件运行时间急剧增长（布局布线工具需要使用大量的时间来计算布线路径）
• 超过80%, 可能会很难实现布线目标
4 如何阅读报告
•设计在FPGA上成功的实现意味着意味着你的设计符合面积和性能目标
•映射报告提供了资源的利用率与可行性（Map Report）
•映射前的静态时序报告提供信息，以建立合理的时序约束（Post-Map Static Timing Report）
•布局布线后的静态时序报告告知设计是否满足时序约束（Post-Place & Route Static Timing Report）
Without global timing constraints:Logic is placed randomly
With global timing constraints (OFFSET):Logic is placed to result in a faster design

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