高速FPGA设计在时序约束方面的总结
FPGA中高频率运行的单元,如Serdes,这些单元的时序约束要经过仔细设计。
最近阅读了Xilinx 应用笔记：xapp485和xapp485，受到不少启发。
之前在做时序约束的时候有几个因素都是没有考虑到的。
Timespec should be set to period plus an amount for jitter。
For example : primary clock of 90 MHz => high speed clock of 315 MHz (3175 pS).
From spreadsheet : jitter is 464 pS
1/(3175 - (0.5*464)) => 340 MHz
这一点毋庸置疑，我们大家都知道。
但我要指出的是我们很多设计师都没有考虑 DCM引入的Jitter.这种jitter和timing uncertainty
是由于DFS生成倍频时钟引起的。 该参数称为Tj35.
现在总结起来，我们在处理高速时钟问题时要考虑的内容有。Tj35、Incoming Clock jitter、Tsamp等几个因素。
这样设计出的单元在时序方面更稳定。
