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标题: 关于JESD204B转换器与FPGA匹配的设计关键点 [打印本页]

作者: 520503 时间: 2014-12-3 21:54 标题: 关于JESD204B转换器与FPGA匹配的设计关键点

关键字：JESD204B转换器 FPGA 高速串行接口
随着更多的模数转换器(ADC)和数模转换器(DAC)支持最新的JESD204B串行接口标准，出现了FPGA与这些模拟产品的最佳接口方式问题。FPGA供应商多年来一直支持千兆串行/解串(SERDES)收发器。然而在过去，大多数ADC和DAC不能通过这些高速串行接口进行配置，就是说FPGA与转换器无法与任何常用标准接口，利用高串行-解串(SERDES)带宽。
JESD204B接口针对支持更高速转换器不断增长的带宽需求而开发，以填补该空白。作为第三代串行数据链路标准，JESD204B提供更高的最大通道速率(每通道高达12.5 Gbps)，支持确定延迟和谐波帧时钟。该接口借助兼容开放市场FPGA解决方案且可扩展的高性能转换器，可轻松传输大量待处理的数据。

大多数信号处理系统首先是通过其模拟或RF频率、动态范围和采样速率进行定义，以建立转换器选择标准。然而，当与FPGA匹配进行数据处理时，无论如何都不能忽视对转换器数字接口的考量。只要了解新型JESD204B接口并牢记一些高级考量因素，那么为您的FPGA选择合适的JESD204B转换器其实并不难。以下是一些关于JES204B转换器与FPGA匹配的常见问题及解答。重点说明采用这款新型串行接口进行转换器设计时的关键点。

FPGA对于JESD204B需要多少速度？

通常，设计人员实际上是问JESD204B与转换器接口应用中FPGA需要支持的收发器线路速率。收发器是FGPA中的高速串行接口，其可以发送或接收数据及恢复内嵌时钟。收发器主要作为高速数据端口，与功能无关。但如果在其周围配置合适的固件，它们可以为许多不同的接口协议提供
数字支持。例如，FPGA收发器可以充当并行至串行发射器或串行至并行接收器(图1)。

图1.例如，FPGA收发器可以充当并行至串行发射器或串行至并行接收器。

对于JESD204B这样的高速串行接口，FPGA收发器可以在系统中以两种方式发挥作用。当FPGA支持ADC外部数据下游采集时，它是作为串行数据接收器。当收发器接收数据时，它将高速串行流转换为并行帧数据，在FPGA中进一步完成下游处理。将数据从串行格式转换到并行格式前，需要用到自适应增益控制(AGC)、均衡(EQ)和时钟/数据恢复(CDR)功能。

当FPGA向DAC输送数据时，它会执行发射器功能。作为发射器，它将形成帧数据，并通过高速接口串行发送出去。预加重功能(后续会谈到)放大该信号，以使传输数据尽可能更完整。

通常情况下，系统的模拟采样速率或更新速率将间接决定JESD204B接口上的FPGA收发器线路速率。转换器的时钟或编码速率通过锁相环(PLL)倍频来实现JESD204B位速率。转换器支持的最大线路速率可能不是系统所需，而应当通过已知的倍频器进行调节。

图2显示了一个采用250 MSPS编码时钟的单一(M = 1)16位(N’ = 16)ADC，它在20倍编码时钟速率(5 Gbps)下通过单一JESD204B通道(L = 1)发送数据。该运算包括8位/10位编码开销。转换器采用与250 MSPS不同的编码时钟，输出通道速率会相应地向上或向下调节至20倍的当前编码时钟速率。

图2.采用250 MSPS编码时钟的单一16位ADC可以通过单一JESD204B通道在5.0 Gbps速率下输出采样数据。本例中，JESD204B通道速率是编码时钟频率的20倍。

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