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标题: 交错式ADC的基础知识 [打印本页]

作者: forsuccess 时间: 2014-12-16 23:24 标题: 交错式ADC的基础知识

在目前很多细分市场上，除了JESD204B标准定义外，还需多少额外带宽？对于这个问题，更为复杂的答案始终围绕着交错式ADC展开。若ADC为交错式，则两个或两个以上具有定义时钟关系的ADC用来同步采样输入信号，并产生组合输出信号，使得采样带宽为单个ADC带宽的数倍。
　　交错式ADC无疑是推动接口实现更高效率的因素之一，能为系统设计人员提供多种优势。然而，随着转换器带宽的增加，需在FPGA或ASIC中处理的数据量也变得非常庞大。必须找到一种有效的方法，处理来自转换器的那么多数据。若采样速率达到千兆样本级别，那么在转换器中继续使用LVDS接口将是非常不实际的。因此，JESD204B是将大量数据从转换器传输至FPGA或ASIC的有效途径。
　　交错式ADC具有十分广阔的应用空间。在通信基础设施中，存在着一种推动因素，使ADC的采样速率不断提高，以便在诸如DPD（数字预失真）等线性化技术中支持多频段、多载波无线电，同时满足更宽的带宽要求。在军事和航空航天领域，采样速率更高的ADC可让多功能系统用于通信、电子监控和雷达等多种应用中。工业仪器仪表应用中始终需求采样速率更高的ADC，以便精确测量速度更高的信号。
　　首先，工程师需要对交错式ADC有一定的了解。利用m个ADC可让有效采样速率增加m倍。为简便起见并易于理解，在本文中重点考察两个ADC的情况。这种情况下，如果两个ADC的每一个采样速率均为fS且呈交错式，则最终采样速率为2fS。这两个ADC必须具有时钟相位关系，才能正确交错。时钟相位关系由等式1给出，其中：n是某个特定的ADC，m是ADC总数。
　　

　　举例而言，两个ADC采样速率均为250MSPS且呈交错式，因此采样速率为500MSPS。此时，等式1可用来推导出两个ADC的时钟相位关系，如等式2和等式3。
　　

　　弧度 =
　　

　　注意，如果已知时钟相位关系，便可检查样本结构。图1以图形说明时钟相位关系，以及两个250MSPS交错式ADC的样本结构。

　　图1 两个交错式250MSPS ADC – 基本原理图

　　注意180°时钟相位关系，以及样本是如何交错的。输入波形也可由两个ADC进行采样。此时，采用经过2分频的500MHz时钟输入，便可实现交错。分频器负责将所需的时钟相位发送至每一个ADC。
　　此概念还可以另一种方式表达，如图2所示。

　　图2 两个交错式ADC – 时钟与采样

　　通过将这两个250MSPS ADC以交错方式组合，采样速率便能增加至500MSPS。这样可以使转换器的奈奎斯特区从125MHz扩展到250MHz，从而工作时的可用带宽倍增。工作带宽的增加可以带来很多好处。无线电系统可以增加其支持的频段数；雷达系统可以增加空间分辨率；而测量设备可以具有更高的模拟输入带宽。

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