标题: 空间受限应用的最高功率密度、多轨电源解决方案 [打印本页]
作者: forsuccess 时间: 2015-1-12 21:46 标题: 空间受限应用的最高功率密度、多轨电源解决方案
在通信基础设施中，毫微微蜂窝和微微蜂窝的兴起推动基站向更小型化方向发展，这对数字基带、存储器、RF收发器和功率放大器的供电提出了复杂要求，必须在最小的面积中提供最高的功率密度，如图1所示。典型的小蜂窝系统需要密度非常高的电源，它能以快速瞬变响应输送大电流以便为数字基带供电，同时利用低噪声、低压差调节器（LDO）为AD9361 RF捷变收发™、温度补偿晶体振荡器（TCXO）和其他噪声关键电源轨供电。将开关稳压器的开关频率设置到关键RF频段以外可降低噪声，并且同步开关稳压器可确保拍频不影响RF性能。降低数字基带的内核电压（VCORE）可将低功耗模式的功耗降至最低，电源时序控制则可确保数字基带在RF收发器使能之前上电并运行。数字基带与电源管理之间的I2C接口允许改变降压调节器的输出电压。为提高可靠性，电源管理系统可以监控其自身的输入电压和芯片温度，向基带处理器报告任何故障。
图1. 小型基站需要多种电源
同样，医疗和仪器设备（如便携式超声设备和手持式仪器）的趋势也是尺寸越来越小，要求在更小的面积上以更有效的方式为FPGA、处理器和存储器供电，如图2所示。典型的FPGA和存储器设计需要密度非常高的电源，它能以快速瞬变响应输送大电流以便为内核和I/O电源轨供电，同时通过低噪声轨为锁相环（PLL）等片内模拟电路供电。电源时序至关重要，应确保FPGA在存储器使能之前上电并运行。带精密使能输入和专用电源良好输出的稳压器支持电源时序控制和故障监控。电源设计师通常希望将同一电源IC用在不同应用中，因此，必须能够改变电流限值。这种设计重用可大幅缩短产品上市时间——任何新产品开发流程中的关键要素之一。
图2. 为基于FPGA的系统供电
考虑具有1路12 V输入和5路输出的FPGA的多轨电源管理常见设计规格：
内核电轨：1.2 V （4 A）
辅助电轨：1.8 V （4 A）
I/O电轨：3.3 V （1.2 A）
DDR存储器电轨：1.5 V （1.2 A）
时钟电轨：1.0 V （200 mA）
典型的分立方案如图3a所示，4个开关稳压器连接到12 V输入轨。一个开关稳压器的输出预调节LDO以降低功耗。另一种方法如图3b所示，使用一个稳压器将12 V输入降压至5 V中间轨，然后再经调节以产生所需的各个电压。该方案的成本较低，但由于采用两级电源转换，效率也较低。在以上两种方案中，各稳压器都必须独立使能，因此，可能需要一个专用电源时序控制器来控制电源的时序。噪声可能也是一个问题，除非所有开关稳压器都能同步以降低拍频。
图3. （a） 分立稳压器设计，（b） 备选分立稳压器设计
集成解决方案实现高效率、小尺寸
将多个降压调节器和LDO集成到单个封装中，可显著缩小电源管理设计的总体尺寸。此外，与传统分立方案相比，智能型集成解决方案具有许多优势。减少分立元件数目可大幅降低设计的成本、复杂度和制造成本。集成电源管理单元（PMU）ADP5050 和 ADP5052 可在单个IC中实现所有这些电压和功能，所用PCB面积和元件大幅减少。
为了最大程度地提高效率，去除预调节器级，各降压调节器均直接从12 V电压供电（类似于图3a）。降压调节器1和2具有可编程电流限值（4 A、2.5 A或1.2 A），因此电源设计师可以快速轻松地为新设计改变电流，大大缩短开发时间。LDO可从1.7 V至5.5 V电源供电。在本例中，其中一个降压调节器的1.8 V输出为LDO供电，提供低噪声1 V电源轨用于噪声敏感的模拟电路。
开关频率fSW由电阻RRT设置，范围是250 kHz到1.4 MHz。灵活的开关频率范围使得电源设计师可以优化设计，降低频率以实现最高效率，或者提高频率以实现最小的总体尺寸。图4显示了fSW 与 RRT之间的关系。RRT的值可通过下式计算：
RRT = （14822/fSW）1.081，R的单位为kΩ，f的单位为kHz。
图4. 开关频率与RRT的关系
某些设计中，两者都很重要：对较高电流轨使用较低的开关频率以提供最高电源效率，对较低电流轨使用较高的开关频率以缩小电感尺寸和实现最小的PCB面积。ADP5050的主开关频率具有二分频选项，能够以两种频率工作，如图5所示。降压调节器1和3的开关频率可通过I2C端口设置为主开关频率的一半。
图5. ADP5050对高电流轨使用低开关频率以提高效率，对低电流轨使用高开关频率以缩小电感尺寸
电源时序控制
如图6所示，ADP5050和ADP5052通过四个特性来简化使用FPGA和处理器的应用的电源时序控制：精密使能输入、可编程软启动、电源良好输出和有源输出放电开关。
精密使能输入： 每个稳压器，包括LDO在内，都有一个带0.8 V精密基准电压的使能输入（图6-1）。当使能输入的电压大于0.8 V时，稳压器使能；当该电压小于0.725 V时，稳压器禁用。内部1 MΩ下拉电阻可防止该引脚悬空时发生错误。利用精密使能阈值电压，很容易控制器件内的电源时序，使用外部电源时也一样。例如，降压调节器1设置为5 V时，可以利用一个电阻分压器来设置精确的4.0 V跳变点以使能降压调节器2，依此类推为所有输出设置精确的上电时序。
可编程软启动：软启动电路以可控方式缓慢提高输出电压，从而限制浪涌电流。软启动引脚连接到 VREG时，软启动时间设置为2 ms；在软启动引脚与 VREG和地之间连接一个电阻分压器时，软启动时间可提高至8 ms（图6-2）。为了支持特定启动序列或具有大输出电容的值，可能需要这种配置。软启动的可配置能力和灵活性使大型复杂的FPGA以及处理器能以安全可控的方式上电。
1. 精密使能阈值高于0.8V使能稳压器，低于0.72V（迟滞）则关断稳压器。2. 可编程软启动各通道上的不同软启动可编程为2ms、4ms、8ms。
3. PWRGD输出CH1到CH4的所需PWRGDx可通过工厂熔丝或I2C配置。4. 有源输出放电开关可以接通输出放电开关以缩短输出电容的放电周期。
图6. ADP5050和ADP5052简化电源时序控制
电源良好输出：当所选降压调节器正常工作时，开漏电源良好输出（PWRGD）变为高电平（图6-3）。电源良好引脚可以将电源的状况告知主机系统。默认情况下，PWRGD监控降压调节器1上的输出电压，但也可以定制其它通道来控制PWRGD引脚。各通道的状态（PWRGx位）可通过ADP5050上的I2C接口回读。PWRGx位的逻辑高电平表示调节输出电压高于标称输出的90.5%。当调节输出电压降至其标称输出的87.2%以下并持续50 μs以上时，PWRGx位设为逻辑低电平。PWRGD输出是内部未屏蔽PWRGx信号的逻辑和。内部PWRGx信号必须为高电平且持续至少1 ms，PWRGD引脚才能变为高电平；如果任意PWRGx信号发生故障，则PWRGD引脚毫无延迟地变为低电平。控制PWRGD的通道（通道1至通道4）由工厂熔丝指定，或通过I2C接口设置相应位来指定。
有源输出放电开关： 每个降压调节器均集成一个放电开关，它连接在开关节点与地之间（图6-4）。当其相关调节器禁用时，开关接通，有助于使输出电容快速放电。对于通道1至通道4，放电开关的典型电阻为250 Ω。当调节器禁用时，即使有大容性负载，有源放电开关也会将输出拉至地。这样就能显著提高系统的稳定性，尤其是在周期供电时。
图7所示为典型的上电/关断时序。
图7. 典型的上电/关断时序
I2C 接口
I2C 接口实现了对两个降压调节器输出（通道1和通道4）的高级监控和基本动态电压调整。
输入电压监控：可以监控输入电压是否发生欠压等故障。例如，将12 V电压施加于输入，I2C接口配置为：如果输入电压低于10.2 V，则触发报警。专用引脚（nINT）上的信号告知系统处理器问题已出现，并关断系统以便采取纠正措施。具备监控输入电压的能力可提高系统可靠性。图8显示了可以设置哪些值来监控ADP5050的输入电压。
图8. 输入欠压检测
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