Logic 逻辑
Clock signal 时钟信号
对于异步 DSP 核心,逻辑阶段被调整以消除时钟。下图显示了这种DSP 架构的基本构造。不是由时钟控制门闩线路,而实际上是传递了一个完成信号给下一逻辑阶段。根据逻辑云所执行的操作,在恰当时候可生成完成信号。Delay control 延时控制
Logic 逻辑
异步设计有许多种不同的途径,而前提是电路不受单一时钟控制。多数情况下,异步逻辑被用于通过专门的电路设计来解决具体问题。但是,异步逻辑也可用作完整 DSP核心的基础,而不仅仅是设计中偶尔需要的一种工具。其好处包括降低功耗、可靠性提高以及电磁干扰(EMI)低。图 1:同步DSP电压波纹
图 2:异步DSP电压波纹
在IC 设计人员眼中,更出色的切换性能代表更可靠的电路。电路同时发生大规模切换时,将产生非常大的瞬时电流。在设备的电网上显示为IR降。这意味着电网的某一区域在此时的电压较低。这是意料之中的正常情况,通常都通过设计验证来确保电网能承受预计的最大电压下降。有时这也是一种限制因素,妨碍设计人员在逻辑的特定区域进行进一步设计。欢迎光临 电子技术论坛_中国专业的电子工程师学习交流社区-中电网技术论坛 (http://bbs.eccn.com/) | Powered by Discuz! 7.0.0 |