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标题: verilog实现多位数值比较器 [打印本页]

作者: yuyang911220 时间: 2015-1-25 14:50 标题: verilog实现多位数值比较器

module compare3 ( Y ,A ,B );

input [3:0] A ;
input [3:0] B ;

output [2:0] Y ;
reg [2:0] Y ;

always @ ( A or B )
   begin
      if ( A > B )
         Y <= 3'b001;
      else if ( A == B)
         Y <= 3'b010;
      else
         Y <= 3'b100;
   end
endmodule

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