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标题: SoC FPGA的DSP能力应对新兴的小型基站需求 [打印本页]

作者: porereading 时间: 2015-1-31 21:15 标题: SoC FPGA的DSP能力应对新兴的小型基站需求

虽然推动业界向小型基站转变的因素众多，但可能最重要的是，消费者想要随时随地都能快速有效地连接到服务提供商，而服务提供商需要做的就是找到更具成本效益的方法来为他们的用户提供所需要的高带宽。方法之一如图1左边所示，就是在集中式和标准化服务器硬件中利用现有的高速光纤互连来加强无线基站的基带处理。使用光纤和标准通讯信道（例如CPRI）连接远程无线电头端（Remote Radio Heads， RRH）的连接已完成。可以接入到他们自己的光纤的运营商可能发现这个方法具有高成本效益。使用标准服务器有可能使得运营商将某些处理功能转移到更接近消费者，从而提供新的特性和营收来源。

另一个方法就是小型基站，如图1右侧所示，使用了几种不同类型的蜂窝（故常被称为异构网络）来提供不同的覆盖范围。这些基站将无线电前端和基带后端功能结合在集成的小型空间内，无需安装昂贵的无线电塔。这使它更容易部署附加容量到快速增长的区域，或者覆盖没有被大型无线电塔覆盖的盲区。较小的覆盖区域可能无需使用高速光纤来连接网络，而且可能利用其它现有的铜缆连接用于回程。

图1：集中式网络与小型基站网络的比较

在这样的部署下，小型基站比更集中的方法有完全不同的DSP要求。

实施小型基站的DSP要求

DSP处理器供应商倾向于将开发工作集中在像家庭基站（Femtocell）这样的最大批量的市场上。这些设备的范围较小，通常位于住宅内或在一个户外热点内，这意味着容易部署，且可提供扩展而无需无线电塔的占用空间。家庭基站对成本、占用空间和功率最为敏感，因而集成式解决方案往往成为首选方案。通常在Femto级的设备中，单个DSP就是一个主要处理器件，并且在单一处理器件中结合了无线电相关功能和基带功能。

当转变到Pico级和Micro级设备时，便需要更多的覆盖范围、更大的处理功率、和各种不同的接口。典型设计会利用或许来自现有Femto方案的DSP，然后采用SoC FPGA来增强，以提供额外的DSP能力和承担系统管理和桥接或接口功能。

随着SoC FPGA的DSP能力不断发展，已使其成为DSP处理器的合适配套器件。例如，FPGA能够实现并行DSP管线（pipeline），从而进行管理，提供满足实时带宽需求的高效能方案，这对于由DSP处理器提供的更多串行处理方法是一个极佳的补充。基于闪存的FPGA还可提供具有更低静态功耗的DSP能力，因为FPGA架构配置了非易失性单元，所以每个单元的泄漏电流比基于SRAM的FPGA减小1000倍。低静态功耗是重要的，因为对于小型基站部署来说，电力是非常珍贵的。SoC FPGA提供附加的桥接、缓冲、转化和安全能力，可以满足小尺寸、低成本和小型空间的关键要求。

使用美高森美SmartFusion2 SoC FPGA的设计案例如图2所示。SoC FPGA管理网络接口，通过JESD204X接口连接到外部ADC/DAC，并分担DSP中被卸载的关键前端DSP功能提供硬件加速。能够分担DSP中各种物理层功能，例如峰值因素衰减（Crest factor Reduction， CFR），并在SoC FPGA上实现它们，就可以释放出巨大的带宽。

图2：使用美高森美SmartFusion2 SoC FPGA和DSP的小型基站设计。

而且，在SoC FPGA上实现的网络接口和桥接功能，如CPRI或以太网，可以使小型基站能够与各种回程网络连接。这只是在DSP和SoC FPGA之间如何划分内存、处理和接口管理来改进整个系统设计的案例之一而已。

小型基站方案必须满足安全要求。例如，保护小型基站设计的知识产权（IP），防止逆向工程或复制是至关重要的。片上（On-chip）嵌入式架构（fabric-embedded）的配置存储器和加密位流（bit stream）编程可以自动保护设计IP，即便在一个不安全设施中进行生产期间，IP也受到保护。额外的安全性问题之所以会发生，是因为小型基站设备部署在一个难以进入的位置上，例如在一个大的无线电塔或集中式设施，因而难以获得保护免受入侵。在一些较易进入的位置上，设备需要主动的篡改防护，并免受先进入侵技术使用边信道（side-channel）攻击，如差分功率分析（Differential Power Analysis， DPA）。这里，我们推荐针对配置和位流加载的内置防篡改能力和DPA-resistant算法。网络接口也可成为攻击来源，因此FPGA必须具有确保远程更新（例如通过加密和验证配置位流）的特性，并实现安全的启动功能（防止受到试图替换CPU启动代码的攻击）。

支持安全启动在小型基站设计中被视为全球主要运营商的一个要求，因为小型基站容易受到物理攻击以及基于网络的攻击。假如小型基站的启动代码能够被盗用，例如被攻击者安装了隐匿程序（rootkit），而这些程序存留在启动顺序后或甚至在启动代码远程更新后，网络的其余部分便会更易受到进一步攻击和利用。潜在的机密数据损失（可能是数百万客户的信用卡交易），不管是对需要保护客户数据安全的企业，还是保护企业的客户机密数据的小型基站设备公司来说都是灾难性的。美高森美的参考设计演示了安全启动来简化设计中实现过程。
使用SoC FPGA来实现数字前端功能

最常见的从DSP卸载到SoC FPGA的功能就是那些与小型基站的数字前端（Digital Front End， DFE）部分相关联的功能，例如数字上变频（Digital Up Conversion， DUC）、数字下变频（Digital Down Conversion， DDC）和数字预矫正（Digital Pre-Distortion）和峰值因数衰减（Crest Factor Reduction， CFR）。

当运行在它们的非线性区域中时，通过减少所产生的失真，DPD可用于增加功率放大器的效率，使用DPD可以提供多达30-40%的效率增益。典型的DPD方案可使用大约100个大型SRAM模块、5K到7K的LUT、和20个DSP模块来支持大约40 MHz的聚合带宽。

DUC滤波器向上变频基带信号到更高的采样频率，而且可以在传送到DAC之前用作CFR或DPD功能的输入以进行传输。DUC还可通过包含混频级，将多载波结合到复合信号中。典型的DUC方案使用20~40个DSP模块、1~2个大型SRAM模块，以及4K~6K的LUT，取决于所支持的聚合带宽（通常在20~40 MHz）。

DDC使用ADC输出，在辅助RF信号处理功能之后，完成滤波和输入RF采样频率向下变频到基带处理采样频率。DDC还可以实现频率变换，将多载波系统的每一载波转换到合适的基带，以便进行解调。DDC方案通常需要25~50个DSP模块、1~2个大型SRAM，以及3K~6K的LUT来实现约20~40 MHz的聚合带宽。

在无线通讯中CFR可用来限制信号传输的动态范围。CFR通常与DPD结合在一起，这是因为由CFR产生的较小动态范围简化了用于DPD的线性化过程。典型的CFR方案假设聚合带宽在20~60 MHz，需要40~80个DSP模块、20~30个大型SRAM模块，以及6K~8K LUT.

使用并行流水线方法来实现以上功能是一种常见的技术，可在DSP导向FPGA设计中优化性能和功率效率。当需要高带宽时，多个计算“管线”可以并行方式运行。而每一管线的时钟频率还可以经调节来提供额外的效率，将管线吞吐量调整到网络的实时需求上。在这样的方案中，SoC CPU可以负责管理和分配计算带宽来自动匹配外部DSP需求，这样外部DSP便可以专注于处理功能而不是管理功能。

通过低功率特性来扩展功率效率

功率效率也可以来自现代FPGA器件提供的其它低功率特性。例如，相比使用“软”实施的功能，通过专用硬件实现的固定功能具有比较低的功率特性。包含专用ARM Cortex-M3级CPU的SoC FPGA和大量相关的周边设备（串行接口、计时器、DMA和DDR控制器）的SoC FPGA具有超过软功能方案的显着低功耗优势。在许多情况下，当大量的较高功耗芯片间（inter-chip）通信（在单独的FPGA和MCU情况下）被较低功耗的芯片内通信（在SoC FPGA情况下）取代时，SoC FPGA方案便较使用FPGA和单独MCU的方案更节能。

功率效率还可以来自用于实施FPGA配置存储器的技术。使用嵌入在FPGA架构中的非易失性配置存储器的FPGA具有非常低的静态电流，这是由于基于闪存的配置单元固有的低电流需求。如图3所示，典型的SRAM配置单元通过六个晶体管使用有源电源来保持状态信息。泄漏电流存在于整个单元中，从电源到地，并且沿着位线（bitline）。与此相反，基于闪存的配置单元仅使用单个晶体管，不需要有源电源来保持它的状态，表现出泄漏电流减小了1000倍。

图3：SRAM单元与闪存单元的泄漏电流比较

某些SoC FPGA如SmartFusion2，还包含了嵌入式SRAM（64KB）和嵌入式非易失性存储器（高达512KB），另有更小的基于架构的内存模块。使用嵌入式SRAM来保持大DSP数据集，通常比大量小型分布式存储器更节能，因为它消除了在基于架构的方案中所需的数以百计中间信号。这消除了与驱动数百片上信号相关的动态电流。能够存储大量片上非易失性数据也降低了整个系统功率需求，因为它无需额外的串行闪存，而这通常需要额外的10~15mA的工作电流。

在以通信为导向的设计中，串行接口是一种普遍存在的元素，通常在需要桥接和接口转换时用到。可惜的是，在这些设计中串行接口可能成为大电流消耗的来源。当设计高速串行器/解串器模块时，在专用逻辑（如硬PCIe控制器）中实现高级功能改进了功率效率，这和使用低功耗架构一样。例如，SmartFusion2 SoC FPGA中使用的SERDES架构可达到低至如在PCIe x4 Gen1方案中使用5G SERDES的13mW/Gbps/Lane功耗水平。

用于小型基站网络的SoC FPGA

向更异构和分布式无线基础设施的演进正在进行中并快速发展。在各种级别的小型基站网络部署中，SoC FPGA提供了灵活性和功率效率来实现所需要功能范围。在某些方案中，对于尺寸、功率和成本约束最严格的系统，SoC FPGA可以单独实施；而在更大型、更多特性和以性能为导向的方案中，SoC FPGA则可作为基于DSP设计的硬件扩展来实施，以改进灵活性和功率效率。美高森美SmartFusion2等基于闪存的SoC FPGA具有固有的低功耗特性，例如显着降低的静态电流、硬CPU、功率优化SERDES和大型片上NVM以及SRAM模块，为小型基站提供了必要的低功率、小尺寸、处理灵活性和安全性。

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