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标题: pll 的问题 [打印本页]

作者: my_zjf_ 时间: 2007-4-4 16:16 标题: pll 的问题

我用是EP2C20，它的时钟输入引脚是clk[0..15],我把输入时钟接在clk[4]上，然后用pll变频输出，但是不能取到任何输出信号，

如果我把时钟输入接到clk[0..3]上任何一脚上，再用pll变频输出，都能得到输出结果，请问这是为什么？

难道用pll1和pll2还要设置什么吗？

请高手解答？

作者: my_zjf_ 时间: 2007-4-4 16:18

补充：连线是没有问题的，如果中间不加pll，输入信号直接连到输出信号，那是可以得到输出信号的。

作者: caopengly 时间: 2007-4-5 10:52

你可以看看编译的warnning，看看有没有报警。

比如如果是pll1的入口脚输入，而你用pll2的输出，当然没有，两个的资源是分开的有引脚限制。

还有pll有c口和e口的区分，e口做输出比较好。

作者: my_zjf_ 时间: 2007-4-6 09:52

我确信用的pll2的资源,但是在我quartus6.0版本中,这个pll没有e口,只有三个c口,在quartus5.0里也是这样.

两个版本编译出来的pll都不能用.谁用过cycloneII的芯片,可以试试用两个pll,看是不是有一个不能用.

作者: kzw 时间: 2007-4-10 00:23

每个锁相环都有自己的输入全局时钟的。你的问题就是clk[0..3]就是锁相环1的时钟输入引脚，你把时钟接到clk4上去了，那当然不能输出。

作者: my_zjf_ 时间: 2007-4-12 13:41

我连到clk4,应该是想用第二个pll,难道还要我在什么地方设置一下才能用吗?

作者: kzw 时间: 2007-4-13 00:36

不是的，你可以看看datasheet，偏内的逻辑资源是一个个bank的，每个bank对一个pll，对应几个全局时钟，所以这些是硬件对应死的。

作者: buqibushe 时间: 2007-4-13 00:49 标题: 顶了

顶了

作者: my_zjf_ 时间: 2007-4-13 09:50

作者: my_zjf_ 时间: 2007-4-16 15:26

问题已解决,pll的供电电路的磁珠和电容焊错

谢谢 kzw,caopengly

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