2开发环境
赛灵思公司（Xilinx, Inc.)宣布推出其ISE Design Suite10.1版。这一统一的整体解决方案为FPGA逻辑、嵌入式和DSP设计人员提供了赛灵思的整个设计工具产品线，其中的设计工具具有完全的互操作能力。ISE Design Suite 10.1版以平均运行速度快两倍的特性极大地加快了设计实施速度。因此设计人员可以在一天时间里完成多次反复设计。今天的发布另外一个重要意义就是新版本采用了SmartXplorer 技术, 这一技术专门为解决设计人员所面临的时序收敛和生产力这两大艰巨挑战而开发。SmartXplorer技术支持在多台Linux主机上进行分布式处理，可在一天时间里完成更多次实施过程。通过利用分布式处理和多种实施策略，性能可以提升多达38%。SmartXplorer技术同时还为用户利用独立的时序报告监控每个运行实例提供相应的工具。
ISE Foundation 中PlanAhead Lite工具的应用，为用户提供了屡获殊荣的PlanAhead设计和分析工具所拥有的强大布局规划和分析功能的一个子集。免费提供的PlanAhead Lite采用了革命性的PinAhead技术。这一直观的解决方案旨在简化管理目标FPGA和PCB之间接口的复杂性。PinAhead技术支持在设计较早阶段智能实现引脚定义，从而避免了通常在设计后期发生的与引脚布局相关的修改。这种修改过去通常必须通过交互式引脚布局才能完成设计规模检查。在PinAhead工具中，引脚分配完成后，还可以使用逗号分割值（CSV）文件或通过VHDL或Verilog头文件输出I/O端口信息。
ISE Design Suite10.1的推出还进一步简化了确定最优实现设置的过程。现在设计人员还可规定和设置自己独特的设计目标，可以是性能最大、优化器件利用、降低动态功耗、或者是实施时间最短。利用这一资源面积优化策略，逻辑资源利用情况平均可节约10%。
ISE Design Suite 10.1还同时受益于赛灵思公司与业界领先的EDA供应商之一Mentor Graphics公司的联合协作。通过使用IEEE IP加密模型，ISE Design Suite 10.1的运行速度最快可达原来的两倍。新的性能优化BRAM, DSP和 FIFO仿真模型进一步将RTL仿真运行时间缩短了一倍。
业界研究表明，满足功率预算是FPGA设计人员面临的一项越来越大的挑战，特别是工艺几何尺寸的不断缩小进一步加剧了这一问题。ISE Design Suite 10.1为用户提供了在设计过程中尽早分析功率要求的功能，同时还可以在设计过程中优化动态功率。
ISE Design Suite 10.1提供了便捷全面的功率优化功能。利用集成的“功率优化设计目标”功能，用户可以简单地一步完成功率优化流程。通过映射和布局布线算法的改进，对于采用65nm Virtex -5器件和Spartan -3 Generation FPGA的设计动态功率平均可降低10%和12%。
