图1 TMS320C5000性能发展状况及应用领域 |
图2 TMS320C54x功能结构框图 |
先进的多总线结构:一组程序总线(PAB、PB),三组数据总线(CAB、CB,DAB、DB,EAB、EB)⒉ 存储器
40位的数学逻辑单元(ALU):包括40位的桶形移位寄存器和两个独立的40位累加器
17 17位并行乘法器和40位专用加法器,单周期完成乘法/累加(MAC)
适于Viterbi运算的比较、选择、存储单元(CSSU)
指数编码器,可在单周期内计算(40位)累加器中数值的指数
两个地址产生器,包括八个辅助寄存器和两个的算术单元
可寻址存储空间达192K字(程序、数据及I/O各64 64bit),C548还可扩展程序存储器(8兆字)⒊ 片内外设
典型C5400芯片存储器
软件可编程等待状态产生器⒋ 指令集
可编程的块交换
片内锁相环时钟产生器
禁止外部总线的控制机制
重复单条指令与重复指令块⒌ 功耗控制
存储器块移动指令
32位数运算指令
可同时读取2或3个操作数的指令
具有并行保存和并行加载的算术指令
条件保存指令
IDLE1、IDLE2和IDLE3指令可控制其进入降功耗模式⒍ IEEE标准的1149.1边界扫描逻辑接口
可控制是否输出CLKOUT信号
图3 TMS320C54x内部硬件框图 |
PB- 程序总线,传送程序代码或存在程序空间的数据;
CB、DB、EB- 数据总线,连接CPU、数据地址产生逻辑、程序地址产生逻辑、片内外设及存储器等各部件;
CB和DB- 传送从存储器读出的数据,即“读”操作使用的数据总线;
EB-传送向存储器写入的数据,即"写"操作使用的数据总线;
PAB、CAB、DAB、EAB- 各对应的地址总线;
图4 ALU功能框图 |
主要由40位ALU和两个40位累加器(ACCA和ACCB)组成,如图4所示。
中央处理单元(CPU)
ALU:算术逻辑运算单元
16位立即数;
来自数据存储器的16位数;
来自暂存器T的16位数;
来自数据存储器读出的两个16位数;
来自数据存储器读出的一个32位数;
来自累加器(A和B)的40位数;
图5 桶形移位器功能框图 |
图6 乘/加模块功能方框图 |
图7 比较、选择与保存单元(CSSU)功能框图 |
图8 指数编码器 |
·'C54x的存储器分为三个可独立选择的空间:程序空间、数据空间和I/O空间;ROM一般配置成程序存储空间,用于存放要执行的指令、系数表等固定操作数。也可以部分地安排到数据存储空间,由PMST的状态位 和DROM决定;RAM 一般安排到数据存储空间,存放执行指令所要用的数据。但也可以安排到程序空间,由PMST的状态位OVLY决定。不同'C54x系列内部存储器配置各不相同。
·'C54x的片内存储器包括ROM和RAM,其中RAM又可分为SARAM和DARAM:SARAM为单寻址寄存储器,DARAM为双寻址寄存储器(一周期内可以访问两次)。
立即寻址: 操作数(常数)含在指令中;存储器映像的寄存器寻址:
绝对寻址: 指令中含有操作数的16位地址;
累加器寻址: 操作数地址在累加器中(A);
直接寻址: 指令中含有操作数地址的低7 位;
间接寻址: 操作数的地址在辅助寄存器中,支持倒位序寻址、循环寻址等功能;
图9 流水线不同工作阶段操作内容 |
图10 流水线正常工作时做业情况 |
1 TMS320C55x功能结构框图 |
图2 指令缓冲单元(1单元)框图 |
图3 程序流单元(P单元)框图 |
图4 地址数据流单元(A单元框图) |
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