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标题: CY7C68013 Slave FIFO及PCB设计（2） [打印本页]

作者: yuyang911220 时间: 2015-4-28 20:40 标题: CY7C68013 Slave FIFO及PCB设计（2）

1.1.2. 68013 Slave FIFO PCB设计（1）首先，我们需要提供一个心脏，及标配24MHz的无源晶振，作为时钟的输入，如下所示：

（2）同时，如果没有实现软配置，68013需要一个EERPOM作为FLASH存储器。标配的EEPROM主要有以下几个系列：

具体型号主要看系统，在CY7C68013A中，笔者常用的是24LC64反正也不贵。。。24LC64的原理图如下所示：

这里需要住的是A0引脚。当EEPROM非空白时，通常需要断开EEPROM，即将A0接地，来得到断开EEPROM的目的，使得系统不从EEPROM中启动，PC识别到NO EEPROM。在此时从新连接EEPROM，进行固件的更新。具体才做子啊后续中会给出
（3）USB接口设计

如上是笔者的第一版本USB接口电路图（后续持续更新）。其中保险丝是为了保护USB2.0免于短路之苦，而BAV99则是一定程序上对USB接口的过呀保护。1nF电容与1M欧电阻作为ESD保护的器件，系统通过USB直接供电。
（4）滤波电容的配置
为了实现电源的最大稳定性，滤波电容是最常用到的。这根FPGA的设计一样。。。。这里针对68013电源引脚，分配了如下几个电容：

（5）复位/唤醒引脚的设计
根据手册，默认上拉，电容接地。。
（6）数模电源的分配
DIY，呵呵，要求不是太高，数模不进行隔离问题也不大，采用磁珠/电感/电容进行隔离，搞不好还会生成LC震荡。这里偷个懒了呵呵。。
（7）最后，引出数据、RD、WR、OE等引脚，给出68013部分完整的原理图，如下所示：

对于CY7C68013的封装而言，有如下三种可选：

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