在---ata tlverilog目录下有两个子目录ocidec-1和ocidec-2,为该IP Core相互独立的两种源代码,分别用于支持CF/PCCard的简单ATA传输功能和快速ATA传输功能。使用者可以根据需要选用,并对所选的IP Core的源代码进行分析,了解其实现特定逻辑功能的编程方法,这也有助于对该电路核进行修改。该电路核能否正常工作只能通过仿真和测试来确定。主流仿真软件有Modelsim、Active-HDL、Cadence NC-Verilog/NC-VHDL等。 本文使用Active-HDL 6.3、Synplify Pro 7.7、Quartus II 4.2 Web Edition Full对ocidec-1进行了验证。