标题: 高速模数转换器的转换误码率解密 [打印本页]
作者: 520503 时间: 2015-6-2 23:14 标题: 高速模数转换器的转换误码率解密
就像很多其他半导体器件一样，高速模数转换器（ADC）并不能始终像我们期望那样完美运行。它们存在一些固有限制，使其偶尔会产生超出正常功能的罕见转换错误。然而，像测试和测量设备等很多实际采样系统不容许存在高ADC转换误码率。因此，量化高速模数转换误码率（CER）的频率和幅度非常重要，这样工程师才能设计出具有合适预期性能的系统。
高速或GSPS ADC（每秒千兆采样ADC）相对稀疏出现的转换错误不仅造成其难以检测，而且还使测量过程非常耗时。该持续时间通常超出毫秒范围，达到几小时、几天、几周甚至是几个月。为了帮助消减这一耗时测试负担，我们可以在一定“置信度”的确定性情况下估算误码率，而仍然保持结果的质量。
比特误码率（BER）与转换误码率（CER）
与串行或并行数字数据传输中比特误码率的数字等效值类似，转换误码率是转换错误数与样本总数之比。但是，BER和CER之间有一些截然不同之处。数字数据流中的BER测试采用长伪随机序列，该序列可于发送器中在传输两端使用常用种子值来启动。接收器预期将收到理想的传输。通过观察接收数据与理想数据的差异，便可精确计算出BER。两端之间伪随机序列数据中的失配（基于种子值）即视为比特错误。
与CER不同，误差测定不像纯数字比较那么简单。由于ADC转换过程中始终具有小的非线性，另外还存在系统噪声和抖动，因此并非总是能确定预期数据和实际数据之间的确切差异。相反，需要建立误差阈值，用于确定转换错误和具有容许预期噪声的样本之间的界限。这与数字BER不同，并不会对发送和接收的预期数据进行确切比较。相反，首先必须量化样本的误差幅度，然后再确定是转换错误，还是在转换器和系统的预期非线性范围内。
ADC后端数字接口的误码率必须低于转换器的内核CER，因此无法忽视。如果并非如此，那么数据输出传输误差将覆盖CER并成为主要误差来源。系统设计人员实际并不关心误差来自ADC的哪一部分，但是，出于讨论目的，我们将仅关注ADC转换误码率。
亚稳态
高速ADC中造成转换错误的一个常见原因是一种称为亚稳态的现象。高速ADC在将模拟信号转换为数字值的不同转换级中往往会使用很多梯形比较器。如果比较器无法确定模拟输入是高于还是低于其参考点时，就会产生可能导致出现错误代码的亚稳态结果。当两个比较器的输入之差幅度非常小或为零时，就可能发生这种情况，此时无法进行正确比较。由于此错误值会沿着流水线传播，因此ADC可能产生重大的转换错误。
当差分模拟输入为相对较大的正值或负值时，比较器可以快速计算出差值并给出明确决定。当差分值很小或为零时，比较器做出决定所需的持续时间会长很多。如果在此决定点之前比较器输出锁存，则将产生亚稳态结果。
图1. 此基本梯形比较器设计给出了比较器决定点的转换故障概率性点（亚稳态）。假设AIN = VA，中间的比较器可能无法在有限转换时间内分辨稳定的输出，导致位［1］和位［0］具有多个可能的错误组合。
幸运的是，有些设计方案可以减轻这个问题。首先，最显而易见的方法是将比较器的不确定范围设计地非常小，迫使比较器在可能的最大模拟输入条件范围内做出准确决定。不过，这可能造成电路功率和设计尺寸增加。
第二种方法是尽量延迟比较器采样时间，给模拟输入最长的时间建立至已知的比较器输出值。不过，这种方法存在多个限制，因为延迟最长也只能持续到当前采样时间结束，而后比较器必须继续处理下一次采样。
第三种方法是采用智能错误检测和校正算法，该算法会对比较器在高速ADC转换过程后续阶段中引入的不确定性进行数字补偿。当比较器未能在最大允许时间内做出决定时，逻辑可检测到该缺失。然后，此信息可被附加到相关样本上，以便未来进行内部调整。识别出此警报时，可使用后处理步骤在样本从转换器输出前纠正该错误。这可以从图2中的AD9625看出，它是ADI公司的一款12位、2.5 GSPS ADC。
图2. 可在AD9625的模数转换过程内识别比较器的不确定性。可在后续步骤中执行校正命令以校正样本，然后再从转换器输出。
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