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标题: FPGA电子电路设计图集锦TOP12 —电路图天天读（2） [打印本页]

作者: 我是MT 时间: 2015-6-9 18:49 标题: FPGA电子电路设计图集锦TOP12 —电路图天天读（2）

TOP2 FPGA电源定序电路原理分析
　　系统设计师必须考虑加电和断电期间芯核电源和I/O 源之间的定时差和电压差（换言之，就是电源定序）问题。当电源定序不当时，就有可能发生闭锁失灵或电流消耗过大的现象。如果两个电源加到芯核接口和I/O 接口上的电位不同时，就会出现触发闭锁。定序要求不相同的FPGA 和其他元件会使电源系统设计更加复杂化。为了排除定序问题，你应当在加电和断电期间使芯核电源和I/O 电源之间的电压差最小。图1 所示的电源将3.3V 输入电压调节到1.8V 芯核电压，并在加电和断电期间跟踪3.3V I/O 电压，以使两电源线之间的电压差最小。

　　图1 这种电源定序电路可消除闭锁问题，并可减少FPGA 起动瞬态电流。

　　电路原理：图 1 所示电源包含IC1 和IC2 两块IC，它们分别是TPS2034 电源开关和TPS54680降压型开关稳压器。IC1 产生IC2 在起动期间跟踪的慢斜坡电压。6ms 的斜坡时间可使加到电源开关大电容和电源输出端的涌入电流降到最小值。慢斜坡电压能使FPGA 吸收的瞬态电流最小。电源开关TPS2034 确保在IC2 具有足够大的偏置电压运作并产生芯核电压之前，I/O 电压不会加到负载上。假如J1 的输入电压为3.3V，则J2 连接器上的电压浮动就会使IC1 起动。I/O 电源电压J3 就慢慢上升，直到达到3.3V 为止。由于I/O 电压上升，芯核的电源电压相应升高，直到1.8V 为止（图2）。TPS54680 的TRACKIN 引脚内包含有一个模拟多路转换器，以便实现跟踪功能。P 在加电和断电期间，当TRACKIN 引脚上的电压低于0.891V 内部基准电压时，TRACKIN 引脚上的电压就连接到误差放大器的非倒相节点。当TRACKIN 引脚电压低于0.891V 时，该引脚就能有效地起开关稳压器的基准作用。连接TRACKIN 引脚的R3 和R4 电阻分压器必须等于反馈补偿回路中的R1 和R2 分压器，才能在加电和断电期间以最小的电压差进行跟踪。TPS2034 具有37mΩ的导通电阻，并能提供2A 那么大的输出电流。
　　揭秘FPGA多重配置硬件电路设计方案
　　现代硬件设计规模逐渐增大，单个程序功能越来越复杂，当把多个功能复杂的程序集成到一个FPGA 上实现时，由于各个程序的数据通路及所占用的资源可能冲突，使得FPGA 控制模块的结构臃肿，影响了整个系统工作效率。通过FPGA 的多重配置可以有效地精简控制结构的设计，同时可以用逻辑资源较少的FPGA 器件实现需要很大资源才能实现的程序。以Virtex5系列开发板和配置存储器SPI FLASH 为基础，从硬件电路和软件设计两个方面对多重配置进行分析，给出了多重配置实现的具体步骤，对实现复杂硬件设计工程有一定的参考价值。

　　电路原理：多重配置的硬件主要包括FPGA 板卡和贮存配置文件的FLASH 芯片。FPGA 选用XILINX 公司Virtex-5系列中的ML507，该产品针对FPGA 多重配置增加了专用的内部加载逻辑。FLASH 芯片选用XILINX 公司的SPI FLASH芯片M25P32，该芯片存贮空间为32 Mb，存贮文件的数量与文件大小以及所使用的FPGA 芯片有关。实现多重配置首先要将FPGA 和外部配置存储器连接为从SPI FLASH 加载配置文件的模式。配置电路硬件连接框图如图1所示。在FPGA 配置模式中，M2，M1，M0为0，0，1，这种配置模式对应边界扫描加上拉，FPGA 在这种模式下所有的I/O 只在配置期间有效。在配置完成后，不用的I/O 将被浮空M2，M1，M0 三个选择开关对应于ML507 开发板上的SW3开关中的4，5，6位，在FPGA 上电之前将上述开关拨为0，0，1状态。
　　FPGA 工作原理
　　一个典型的FPGA 是有几个部分构成的，首先是逻辑块（LogicBlock），Altera 公司将其称之为逻辑阵列快（LAB）Xilinx 公司将其称为可配置逻辑块（CLB）。LAB 由称之为LE（Logic Element）的基本单元构成，CLB 由称之为LC（Logic Cell）的基本单元构成。这些就是FPGA 的逻辑资源，还有一部分是散落在各个逻辑块之间地内部连线，它们好比是PCB 板上的导线，将FPGA 内部地各个逻辑相连接，起点和终点都是IOB（I/O Block）。另一部分就是IOB 了，IOB 是FPGA的外部物理接口，类似IC 的各引脚，当然这里是根据用户需要自己可以任意定义的。如今的FPGA 的IOB 已经很强大，从基本的LVTTL/LVCOMS 接口到PCI/LVDS/RSDS 甚至各种各样的差分接口，FPGA内部的I/O 实际上是分组的，但是每一组都可以灵活配置，改变上拉下拉电阻，调解驱动电流大小，兼容5V，3.3V，2.5V，1.8V 甚至1.5V，可以满足不同的电器特性，不同的I/O 接口物理特性以及外部硬件电路对输入输出信号的各种匹配要求。目前I/O 可以达到的频率也愈来愈高，通过特定的技术数据读取速率甚至可以达到2Gbps 现在越来越多的工程师喜欢FPGA，强大的I/O 特性也是一种原因吧。

　　图2-1 典型的FPGA内部结构图

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