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标题: Verilog HDL的三态门 [打印本页]

作者: 苹果也疯狂 时间: 2015-7-28 09:09 标题: Verilog HDL的三态门

ufif0 bufif1 notif0 notif1

这些门用于对三态驱动器建模。这些门有一个输出、一个数据输入和一个控制输入。三态门实例语句的基本语法如下：

tristate_gate[instance_name] (OutputA, InputB,ControlC);

　　第一个端口OutputA是输出端口，第二个端口InputB是数据输入，ControlC是控制输入。根据控制输入，输出可被驱动到高阻状态，即值z。对于bufif0，若通过控制输入为1，则输出为z；否则数据被传输至输出端。对于bufif1，若控制输入为0，则输出为z。对于notif0，如果控制输出为1，那么输出为z；否则输入数据值的非传输到输出端。对于notif1，若控制输入为0；则输出为z。
　　例如:

bufif1 BF1 （Dbus，MemData，Strobe）；
notif0 NT2 (Addr, Abus, Probe);
当Strobe为0时，bufif1门BF1驱动输出Dbus为高阻；否则MemData被传输至Dbus。在第2个实例语句中，当Probe为1时，Addr为高阻；否则Abus的非传输到Addr。

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