2 系统模块实现
2.1 通用逻辑模块
FPGA可以设计成各种组合逻辑和时序逻辑电路,完成锁存、三态输出、多路选择、编译码、计数、寄存等功能。在实际应用中可以根据需要选择相应的功能模块组成符合设计要求的逻辑功能。
本系统中设计的为扩展存储器时用的地址锁存器(功能与带三态缓冲输出的8D锁存器
74LS373相似),其 VHDL描述为: process(oe,enable,d) begin if e='1' then
q<="ZZZZZZZZ";
else if enable='1' then q<=d; end if;
end if;
end procESS; 其中oe为三态门的使能信号,当 oe为低电平时三态门处于导通状态,允许q输出到外部,当 oe为高电平时三态门处于断开状态,输出处于浮空状态; enable为锁存控制信号,当做锁存器用时,应使oe为低电平,这时,当 enable为高电平时,锁存器输出状态与输入状态相同,当enable从高电平返回到低电平(即下降沿)时,输出不变,即输入端的数据锁入锁存器中。
2.2 键盘接口模块键盘是单片机应用系统中一个很重要的部件,它能实现向系统输入数据、传送命令等功 能,是人工干预系统工作的重要手段。本文所设计的键盘接口电路框图如图2所示,由分频电路、键盘扫描计数器电路、键盘按键检测电路、按键抖动消除电路和键盘编码电路等组成。