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标题: CMOS集成电路中ESD保护技术分析 [打印本页]

作者: 苹果也疯狂 时间: 2015-8-30 22:51 标题: CMOS集成电路中ESD保护技术分析

为适应VLSI集成密度和工作速度的不断提高，新颖的集成电路NSD保护电路构思不断出现。本文将对ESD失效模式和失效机理进行了介绍，着重从工艺、器件和电路3个层次论述ESD保护模块的设计思路。　　静电在芯片的制造、封装、测试和使用过程中无处不在，积累的静电荷以几安培或几十安培的电流在纳秒到微秒的时间里释放，瞬间功率高达几百千瓦，放电能量可达毫焦耳，对芯片的摧毁强度极大。所以芯片设计中静电保护模块的设计直接关系到芯片的功能稳定性，极为重要。随着工艺的发展，器件特征尺寸逐渐变小，栅氧也成比例缩小。
　　二氧化硅的介电强度近似为8×106V/cm,因此厚度为10 nm的栅氧击穿电压约为8 V左右，尽管该击穿电压比3.3 V的电源电压要高一倍多，但是各种因素造成的静电，一般其峰值电压远超过8 V;而且随着多晶硅金属化（Polyside）、扩散区金属化（Silicide）、多晶硅与扩散区均金属化（Salicid）等新工艺的使用，器件的寄生电阻减小，ESD保护能力大大减弱。
　　为适应VLSI集成密度和工作速度的不断提高，新颖的集成电路NSD保护电路构思不断出现。本文将对ESD失效模式和失效机理进行了介绍，着重从工艺、器件和电路3个层次论述ESD保护模块的设计思路。
　　1 ESD的失效模式
　　因ESD产生的原因及其对集成电路放电的方式不同，表征ESD现象通常有4种模型：人体模型HBM（Hu-man-body Model）、机器模型MM（Machine Model）和带电器件模型CDM（charged-Device Model）和电场感应模型FIM（Field-Induced Model）。HBM放电过程会在几百纳秒内产生数安培的瞬间放电电流；MM放电的过程更短，在几纳秒到几十纳秒之内会有数安培的瞬间放电电流产生。 CDM放电过程更短，对芯片的危害最严重，在几纳秒的时问内电流达到十几安培。
　　ESD引起的失效原因主要有2种：热失效和电失效。局部电流集中而产生的大量的热，使器件局部金属互连线熔化或芯片出现热斑，从而引起二次击穿，称为热失效，加在栅氧化物上的电压形成的电场强度大于其介电强度，导致介质击穿或表面击穿，称为电失效。ESD引起的失效有3种失效模式，他们分别是：
　　硬失效：物质损伤或毁坏；
　　软失效：逻辑功能的临时改变；
　　潜在失效：时间依赖性失效。
　　2 MOS集成电路中常用的提高ESD能力的手段
　　2.1 从制程上改进
　　目前从制程上改进ESD保护能力有2种方法：增加ESD注入工序和增加金属硅化物阻挡层掩模版。这两道工序提高了器件承受ESD的能力，但同时也增加了工艺成本。
　　2.1.1 ESD注入工序（ESD Implantation）
　　在亚微米工艺中，引进了漏端轻掺杂工序（Low Do-ping Drain）见图1（a），这步工序在源端和漏端与栅极重叠的地方生成一个轻掺杂浓度的浅结，可以降低漏端在沟道中的电场强度分布，从而克服因热载子效应（Hot CarrierEffect）所造成的器件在使用长时间后Vth漂移的问题。该浅结一般只有0.2 m左右深，形成曲率半径比较小的尖端，静电通过时，会在该尖端先放电引起结的击穿，导致热失效。采用LDD结构的MOS器件作输出级，很容易被静电击穿，HMB测试击穿电压常低于1 000 V。
　　在输入/输出端口处的MOS器件上增加ESD注入层见图1（b），ESD Implantion可以制备深结的传统MOS器件，从而提高亚微米工艺下器件的ESD保护能力；在内部电路仍然使用有LDD结构的MOS器件。这样在提高器件性能的同时又增加了ESD的保护能力。例如在相同chan-nel width（W=300μm）情形下，LDD结构的 NMOS器件，其ESD防护能力只有约1 000 V（HBM）；但ESD-Implant的NMOS元件，其ESD防护能力可提升到4 000 V。

　　图1:内部电路中MOS结构和ESD保护电路中MOS结构

　　用ESD-Implant Process做的NMOS需要增加抽取SPICE参数的步骤进行电路仿真与设计。另外一种ESD-Implant的方法是在漏结上增加一高浓度注入的P结，使形成的PN结的击穿电压低于LDD结构的击穿电压，静电放电时，会先从该低击穿电压的PN结流过，而不至于在LDD尖端放电，造成损伤。这种方法不需要对MOS器件作额外的处理。
　　2.1.2 金属硅化物阻挡层（Silicide Blocking或Sali-cide Blocking）
　　Salicide Blocking工艺增加一张掩模版定义SalicideBlocking区域，然后去除该区域的金属硅化物，使源、漏和栅的方块电阻值恢复到原来的值，静电放电时经过大电阻时产生大的压降，同时电流减小，达到提高ESD的保护能力。增加Salicide Blocking工序，可以极大程度的提升CMOS IC输出级的ESD保护能力，但是Salicide Blocking工序也增加了工艺的复杂度，而且在去除金属硅化物的同时，会对工艺线造成污染。
　　2.2 从器件上改进
　　器件在不同偏压下的特性和占用的布局面积是考核ESD器件的指标。图2是各种用作ESD保护器件的I-V特性图。图2（a）二极管正向工作电压约在0.8~1.2 V左右，但是反向工作电压约在-13~-15 V左右。因此，当相同大小的ESD放电电流流经该二极管时，在反向静电压下产生的热量远大于正向静电压情形下产生的热量，即二极管能承受的正向ESD电压将远大于反向ESD电压。
　　图2（b）MOS和图2（c）三极管的ESD承受能力与二次崩溃点电流It2有关。当ESD放电电流大于该器件的It2,该器件便会造成不可回复性的损伤，且二者的箝制电压一般较大，导致功率较高。图2（d）晶闸管（SCR）在正偏与反偏时工作电压都只有1 V左右。对比4种器件可看出晶闸管的箝制电压更低，所以功耗最小，晶闸管通过相同的电流时占用的面积也小，综上晶闸管是最理想的ESD保护器件。

　　图2:器件的I-V特性图

　　晶闸管的一次击穿电压较高，约为30~50 V见图3（a），这样在内部电路都被破坏后晶闸管才会导通释放静电压，起不到对电路的保护作用，所以一般采用SCR与MOS器件的组合形成低电压触发晶闸管（LVTSCR），MOS器件在击穿后触发SCR导通释放静电压，此种组合可有效地将SCR的击穿电流降到10 V左右，见图3（b），从而安全保护内部电路。

　　图3:晶闸管和低压触发晶闸管的I-V特性图

　　2.3 从电路上改进
　　针对ESD放电的瞬间电压快速变化，借助电容耦合（coupling）作用使ESD防护电路达到更有效率的保护能力。
　　在亚微米工艺下，输入/输出PAD处的ESD保护用的MOS一般W/L的值较大，在布局上经常画成叉指结构。但是，在ESD放电发生时，各个叉指不一定会同时导通，若只有2~3支叉指先导通，ESD电流便集中流向这2~3支叉指，该器件的ESD防护能力等效于只有2~3支叉指的防护能力。为克服大尺寸晶体管不均匀导通的情况，可以利用电容耦合作用来使大尺寸晶体管的每一叉指都能均匀地导通。
　　图4（a）利用电容耦合作用使大尺寸晶体管均匀导通，NMOS的杂散Cgd电容做耦合器件，通过场氧NMOS加强了耦合电容的效用，当正的ESD电压突然出现在PAD上时，由于电容耦合作用NMOS栅极电压跟着上升，故大尺寸NMOS均匀导通而进入骤回崩溃区（snapback region），ESD放电能量便可均匀分散到每一叉指来承受，真正发挥大尺寸晶体管器件应有的ESD防护水准。
　　图4（b）是电容耦合技术应用于输入级ESD防护电路上的一种安排，GCNMOS（Gate-Couple NMOS）是ESD电流旁通用的器件，尺寸较大。

　　图4:栅耦合ESD保护电路

　　因应用在输入端，故其栅极需经电阻Rg（~10 kΩ）接地，以使该GCNMOS在CMOSIC工作时是关闭的。另有-NMOS连接成电容状Cc加强电容耦合作用。当有正的ESD电压在输入PAD上发生时，一部分的正电压会经由Cd与Cc耦合到GCNMOs的栅极，栅极电压会经由Rg放电到地去，Rg的大小会影响栅极电压的维持（Holding）时间。GCNMOS因而可以达到均匀导通的目的，以提升其ESD防护能力。
　　3 结语
　　MOS集成电路ESD保护电路基于工艺级别、器件级别和电流级别的改进，已有大量优秀的ESD保护电路出现，ESD保护电路强度已超过2 000 V（采用HBM模型试验）。几种方法结合制造的ESD保护电路，如采用栅耦合PTLSCR/NTLSCR ESD保护电路，可有效的对深亚微米CMOS IC薄栅氧化层保护，而且占用的版图面积只占传统ESD保护电路的1/2左右。

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