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标题: 学verilog还是VHDL？ [打印本页]

作者: ecnanjing 时间: 2003-11-11 15:36

先搞好VHDL吧！

作者: xiaoyingying198 时间: 2003-12-12 13:37

不是吧,许多IC设计的公司都是用verilog来编程.

作者: carol.yi@weiken 时间: 2003-12-12 13:58

Verilog 语法简单明了，适合初学者，VHDL语法严谨，但语法架构复杂
先学前者吧，熟一种语言，其它一样。

作者: liming_nefu 时间: 2004-1-2 09:09

xue
verilog hao!

作者: haozi1983 时间: 2004-1-11 14:46

VHDL 好啊！！

有没有什么关于 VHDL的好书啊，，介绍下！！

作者: 游龙在天 时间: 2004-1-27 16:16

verilog好。

作者: ChinaBoy 时间: 2004-2-1 22:17

都要学

作者: firststone 时间: 2004-2-3 09:55

清华出版社好像有一本适合初学者的VHDL书还不错可以试试看

作者: kerochan 时间: 2004-2-6 21:59

VHDL好象语法更正规一点，比较适合。
反正我学的是VHDL，效果还不错。

作者: tenten 时间: 2004-2-26 14:55

偶也是学VHDL的。
进行式。

作者: zzphj 时间: 2004-3-2 22:09

我们课程设计老师在公司搞这个,他叫我们学习verilog,他说verilog是以后发展的趋势,越来越多的公司用它了
而且在极大规模电路的设计时verilog比VHDL好用
而且我们学起来容易上手

作者: iamatruehero 时间: 2004-3-18 21:14

好象做ASIC的更偏向于VERILOG
反正我们这里都是用VERILOG

作者: jianhui0693@163 时间: 2004-3-25 00:18

我给大家一个数据，对比一下，自己选：在美国、日本、我国台湾地区 verilog ~VHDL
是：80%~20%，但在我国国内还没有明显的差别，今天下午刚看一本书介绍的。

作者: william879 时间: 2004-3-28 12:31

在欧洲VHDL用的最多, 其他地方还是verilog

作者: wangdwl 时间: 2004-3-28 16:34

verilog比较容易上手，会高级语言如C就会其结构，VHDL的语法要求严谨，初学者容易遭受挫折，但是我觉得作为设计，语言只是一种工具，熟练了都可以。

作者: wodetian 时间: 2004-4-1 16:01

都学吧，两者差不多。

作者: 85943934 时间: 2004-5-31 09:51

有什么好书啊
可以介绍下不啊

作者: liuxq@263.net 时间: 2004-6-3 10:14 标题: 学verilog还是VHDL？

想学ASIC的设计但不知道是学verilog还是VHDL好？

作者: flyzs@263.net 时间: 2004-6-3 10:14

新手应该从verilog入手

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