图4-108Xilinx FPGA全局时钟分配树结构
针对不同类型的器件,Xilinx公司提供的全局时钟网络在数量、性能等方面略有区别,下面以Virtex-4系列芯片为例,简单介绍FPGA全局时钟网络结构。
Virtex-4系列FPGA利用1.2V、90nm三栅极氧化层技术制造而成,与前一代器件相比,具备灵活的时钟解决方案,多达80个独立时钟与20个数字时钟管理器,差分全局时钟控制技术将歪斜与抖动降至最低。以全铜工艺实现的全局时钟网络,加上专用时钟缓冲与驱动结构,从而可使全局时钟到达芯片内部所有的逻辑可配置单元,且I/O单元以及块RAM的时延和抖动最小,可满足高速同步电路对时钟触发沿的苛刻需求。
在FPGA设计中,FPGA全局时钟路径需要专用的时钟缓冲和驱动,具有最小偏移和最大扇出能力,因此最好的时钟方案是由专用的全局时钟输入引脚驱动的单个主时钟,去钟控设计项目中的每一个触发器。只要可能就应尽量在设计项目中采用全局时钟,因为对于一个设计项目来说,全局时钟是最简单和最可预测的时钟。
在软件代码中,可通过调用原语 IBUFGP来使用全局时钟。IBUFGP的基本用法是:
IBUFGP U1(.I(clk_in), .O(clk_out));
全局时钟网络对FPGA设计性能的影响很大,所以本书在第11章还会更深入、更全面地介绍全局时钟网络以及相关使用方法。
4.6.2 DCM模块的使用
1.DCM模块的组成和功能介绍
数字时钟管理模块(Digital ClockManager,DCM)是基于Xilinx的其他系列器件所采用的数字延迟锁相环(DLL,Delay LockedLoop)模块。在时钟的管理与控制方面,DCM与DLL相比,功能更强大,使用更灵活。DCM的功能包括消除时钟的延时、频率的合成、时钟相位的调整等系统方面的需求。DCM的主要优点在于:①实现零时钟偏移(Skew),消除时钟分配延迟,并实现时钟闭环控制;②时钟可以映射到PCB上用于同步外部芯片,这样就减少了对外部芯片的要求,将芯片内外的时钟控制一体化,以利于系统设计。对于DCM模块来说,其关键参数为输入时钟频率范围、输出时钟频率范围、输入/输出时钟允许抖动范围等。
DCM共由四部分组成,如图M所示。其中最底层仍采用成熟的DLL模块;其次分别为数字频率合成器(DFS,Digital FrequencySynthesizer)、数字移相器(DPS,Digital Phase Shifter)和数字频谱扩展器(DSS,DigitalSpread Spectrum)。不同的芯片模块的DCM输入频率范围是不同的,例如:。
图4-109 DCM功能块和相应的信号
图4-110 DLL简单模型示意图
图4-111 Xilinx DLL的典型模型示意图
图4-112 Xilinx DLL 2倍频典型模型示意图
图4-113 Xilinx DLL 4倍频典型模型示意图
2)数字频率合成器
DFS可以为系统产生丰富的频率合成时钟信号,输出信号为CLKFB和CLKFX180,可提供输入时钟频率分数倍或整数倍的时钟输出频率方案,输出频率范围为1.5~320 MHz(不同芯片的输出频率范围是不同的)。这些频率基于用户自定义的两个整数比值,一个是乘因子(CLKFX_MULTIPLY),另外一个是除因子(CLKFX_ DIVIDE),输入频率和输出频率之间的关系为:
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